Der Halbleiterindustrie mangelt es nie an Herausforderungen wenn sie von einem Technologieknoten zum nächsten drängt. "Die Lithografie ist immer eine Herausforderung", so Dick James von Chipworks. Während es bis zum 7-nm-Knoten eine Roadmap ohne EUV-Belichtung geben mag, ist nicht klar, was bei 5 nm geschieht. Die Hürden die genommen werden müssen sind enorm: die Integration neuer Materialien, Kontaktwiderstände immer kleiner werdender Kontakte, Reduzierung der Leiterbahnabstände, Kontaktlochätzen, selbstjustierende VIAs, dünnere Schichten im Gatebereich und Anpassung der Metalgate-Materialien. Und das ist nur das Front End der Chipfertigung!

Zwei große Technologien stehen derzeit zur Auswahl: Fully-Depleted SOI (FD-SOI) oder FinFETs. Die meisten Hersteller werden wohl auf FinFETs setzen, so James, einige wenige auf FD-SOI. Ab 5 nm wird man aber wohl auf etwas neues setzen müssen wie zum Beispiel Nanodrähte.

Während es bei klassischen PCs vorangig auf die Leistung ankam und der Stromverbrauch weniger im Fokus stand, sieht es im Zeitalter mobiler Geräte wie Smartphones und Tablets anders aus. FD-SOI bietet eine gute Grundlage für stromsparende Geräte.

Mittelfristig hat man zwar die Wahl zwischen FD-SOI und FinFET, lezteres wird jedoch zunehmend herausfordernd. Ab 14 nm und darunter werden Leckströme ins Substrat und Prozessvariationen schwer beherrschbar. Auf Grund des dreidimensionalen Aufbaus der FinFETs werden parasitäre Kapazitäten verhältnismäßig groß, eine Reduzierung der Abstände der Transistoren zueinander im Zuge der Miniaturisierung erhöht die Kapazitäten weiter. Eine Zusammenführung von FinFETs und FD-SOI könnte teilweise Abhilfe schaffen, da sich dann unter den Transistoren eine isolierte Siliciumschicht befindet. Ebenso wird die Herstellung gleichmäßig hoher Finnen durch das SOI erleichtert.

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Die FD-SOI-Technologie hat jedoch auch eigene Herausforderungen. Die elektrostatische Steuerung eines Transistors auf SOI ist nicht so gut wie bei FinFETs (oder allgemein bei Multigate-Transistoren). Parasitäre Kapazitäten oder Schwankungen in der Transistorgeometrie können bei der FD-SOI-Technik jedoch leichter reduziert bzw. beherrscht werden.

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Zur FD-SOI-Technologie wurden auf dem International Electron Devices Meeting (IEDM) 2013 vielversprechende Ergebnisse präsentiert werden. Leti und STMicroelectronics zeigten Roadmaps für FD-SOI bis zum 10-nm-Knoten unter Verwendung von Germanium (Ge) im Kanalbereich, gestrecktem Silicium und weiteren Optimierungen der Source-Drain-Gebiete.

Experten aus der Industrie stimmen überein im Hinblick auf die Einführung neuer Architekturen (Gate-All-Around-FETs, Nanodrähte, Tunnel-FET, etc.) zusammen mit neuen Materialien (z.B. Germanium und III-V-Verbindungshalbleiter). Bei der Verwendung neuer Materialien muss jedoch beachtet werden, dass diese  a) in CMOS-Schaltungen eingesetzt werden können und dabei eine höhere Leistung als auf Silicium basierende Schaltungen bei 7-5 nm großen Strukturen liefern und b) mit Germanium oder III-V-Halbleiter kombiniert werden können, um gute Transistoreigenschaften zu erhalten. Möglicherweise kann anstelle von SOI (Silicon on Insulator) GeOI oder III-V-OI hergestellt werden. Wegen unterschiedlicher Gittergeometrien ist es schwierig, Germanium oder III-V-Halbleiter auf Silicium aufwachsen zu lassen.

Während sich die Industrie einen Weg durch viele verschiedene technologische Neuerungen in der Lithografie, Transistorarchitektur und Materialien bahnt, sind sich Experten einig, dass ab 5 nm etwas neues geschehen muss. Kohlenstoffnanoröhren (carbon nano tubes, CNT) stehen hierbei im Blickfeld. Transistoren mit Kohlenstoffnanoröhren im Kanalbereich sind vielversprechend. Bei einem Durchmesser von nur 1 nm besitzen sie hervorragende Eigenschaften für Ladungsträger - kein anderer Halbleiter kann dabei mithalten. So beträgt die Ladungsträgerbeweglichkeit in dotiertem Silicium zwischen 50 und 1400 cm2/Vs, in Kohlenstoffnanoröhren dagegen 3000-10000 cm2/Vs (abhängig von Temperatur, Dotierstoff und Dotierstoffdichte).

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Grundsätzliches Problem ist dabei die Integration der Kohlenstoffnanoröhren, beachtet werden muss dabei 1) der Kontaktwiderstand, 2) Erhalt der Ladungsträgerbeweglichkeit unter Einhaltung elektrostatischer Anforderungen, 3) eine Koordinierte Einführung in der Industrie (vergleichbar mit der high-k-Technologie) und 4) dass exotische, nicht auf FET-Technik basierende Bauteile kaum in der Zeitleiste der Halbleiterindustrie implementiert werden können.

Quelle: Solid State Technology

Wie STMicroelectronics und Samsung bekannt gaben, haben die beiden Konzerne einen Vertrag über die Nutzung von STs 28-nm-Prozess für Fully-Depleted SOI (FD-SOI; auf 300-mm-Wafern) abgeschlossen. Die Volumenfertigung will Samsung Anfang 2015 starten, ST verwendet den Prozess in der eignen Fab in Crolles, Frankreich.

Durch die Lizenzvergabe erhofft man sich auch eine bessere Verbreitung von FD-SOI-Prozessen, und damit eine bessere Unterstützung durch Electronic Design Automation und IP-Lieferanten, so Jean-Marc Chery, COO von STMicroelectronics. In dem als sehr langlebig geltenden 28-nm-Technologieknoten sollen 2017 rund 4,3 Millionen Wafer gefertigt werden, 25 % davon mit FD-SOI.

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Tabelle 1 zeigt Herstellungskosten für verschiedene 28-nm-Prozesse

Bereits Im Juni 2012 gab ST bekannt, dass auch GLOBALFOUNDRIES beim 28- und 20-nm-Knoten FD-SOI einsetzen will. Auch wenn man mittlerweile statt 20 nm 14 nm anstrebt, sollen Ende des Jahres erste Wafer gestartet werden.

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Das französische Forschungsinstitut für Elektronik und Informationstechnologie CEA-Leti (Laboratory for Electronics and Information Technology) führt seine Forschung an der FD-SOI-Technologie weiter und man erwartet gute Ergebnisse für den 14- und 10-nm-Knoten, so Laurent Malier, CEO des Instituts. Leti und ST sehen FD-SOI als Ergänzung zur FinFET-Technologie, welche beim 10-nm-Knoten gemeinsam zum Einsatz kommen sollen.

FD-SOI-Technologie

Ein Wichtiger Zulieferer für FD-SOI-Wafer ist SOITEC. Das Unternehmen ist ein führender Entwickler und Hersteller von Halbleitermaterialien und produziert weltweit die meisten SOI-Wafer. Laut Paul Boudre, COO von SOITEC, bietet man "unglaubliche Technologien, basierend auf über 10 Jahren Forschung und der Erfahrung in der Hochvolumenfertigung." SOITECs Forschungs- und Entwicklungsabteilung für ultradünne SOI-Wafer wird teilweise von der französischen Initiative "Investments for the Future" gefördert und unterstützt.

In einem exklusiven Interview mit Solid State Technology und Semiconductor Manufacturing & Design erklärte Boudre: "Für den 28-nm-Prozess nutzen wir eine 25 nm dicke vergrabene Oxidschicht (buried oxide), die beim 14-nm-Prozess auf 20 nm reduziert wird, dabei wird es keine Unterschiede bei der Herstellung des Substrat geben. Beim 10-nm-Knoten muss das vergrabene Oxid 15 nm dünn sein, dadurch werden neue Prozessschritte notwendig werden, um Stress im nMOS-Gebiet einzubringen."

Siehe auch: Mit SOI zu kleineren Strukturgrößen

Quelle: SemiMD

Ein neuer Ansatz für schnelle und zuverlässige Halbleiterbauteile und Optoelektronik beruht auf dem Einsatz von Nanodrähten, die auf einem Siliciumsubstrat hergestellt werden. Ingenieure der University of California konnten jetzt dreidimensionale Nanodraht-Transistoren auf Basis von Nanodrähten demonstrieren. Dadurch ergeben sich interessante Möglichkeiten, andere Halbleiter wie Galliumnitrid (GaN), Galliumarsenid (GaAs) oder Indium-Phosphid (InP) auf Silicium aufzubringen.

Auf Silicium basierte Schaltkreise können nicht für alle Zwecke eingesetzt werden, so ist die Integrationsdichte und Schaltgeschwindigkeit durch die physikalischen Grenzen limitiert. Auch ist ein Betrieb über 250 °C nicht möglich, Hochleistungselektronik oder optische Anwendungen können allein auf Basis von Silicium nicht realisiert werden.

Bauteile, die sowohl auf Silicium als auch auf anderen Materialien beruhen, könnten höhere Geschwindigkeiten bei höherer Zuverlässigkeit bieten. Es ist jedoch schwierig andere Materialien einzusetzen, da diese wegen unterschiedlicher Kristallstrukturen (oder Gitterkonstanten) und thermischer Eigenschaften nicht einfach auf Silicium aufgebracht werden können.

Während Schichten aus GaN, GaAs oder InP nicht auf Silicium erzeugt werden können, konnten an der University of California "Nanosäulen" aus diesen Verbindungen auf einem Siliciumsubstrat hergestellt werden, welche wiederum durch "Nanodrahtbrücken" miteinander verbunden wurden. So konnten die Ingenieure Transistoren herstellen und diese zu komplexeren Schaltungen kombinieren, auch konnten Bauteile hergestellt werden, die auf Licht reagieren.

Die so aufgebauten Strukturen sind darüber hinaus einfacher zu kühlen und die thermische Ausdehnung besser handhabbar, als bei der Kombination unterschiedlicher Materialien in klassischer Planarbauweise. Die Technik erlaubt es auch, bestehende Technologien zu verwenden anstatt völlig neue Fertigungsschritte zu benötigen.

Quelle: Solid State Technology

Die Halbleiterindustrie nähert sich dem Ende der Miniaturisierung - sowohl wirtschaftlich gesehen als auch technisch bedingt -, wenn man zu atomaren Größen vorstößt. Neue Materialien stehen als Schlüssel für die zukünftige Fertigung innovativer und profitabler Schaltkreise zur Diskussion - diese werden im Kapitel "Emerging Research Materials" (ERM) in der kürzlich veröffentlichten International Technology Roadmap for Semiconductors 2013 (ITRS) behandelt.

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Die 2013 ITRS beleuchtet dabei sowohl kurzfristige (2014-2020) als auch langfristige (ab 2020) Lösungen für Prozesse und Materialien um ideale integrierte Schaltkreise herzustellen.

Vor 22 Jahren gab es dutzende Fabs die an Technologien für die nächste Chipgeneration gearbeitet haben. Dominierend für neue Innovationen waren lithografische Fortschritte welche die Miniaturisierung getrieben haben, und neue Materialien mussten nur langsam eingeführt werden. Heute gibt es nur noch wenige Fabs für Logik- und Speicherprodukte die die Miniaturisierung vorantreiben und dabei nutzt jeder Hersteller eigene Prozesse und Materialien.

Exotische Materialien wie Graphen oder Indium-Gallium-Phosphid könnten als Alternativen für Silicium in Transistoren im Kanalbereich eingesetzt werden, neuartige atomare Schichten für elektrische Kontakte und Spinelektronik oder Einzelelektron-Transistoren könnten eines Tages dynamische oder Flashspeicher ersetzen. Für all diese neuen Technologien bestehen jedoch große Herausforderungen bevor sie in der Massenfertigung zum Einsatz kommen können.

In naher Zukunft wird Kupfer in Verbindung mit verschiedenen Metallen als Barriereschichten die beste Leistung für die Mehrlagenverdrahtung in Chips bieten, da es kein Material mit einem geringeren elektrischen Widerstand gibt. Jedoch könnten Materialien wie Kohlenstoffnanoröhren (Carbon Nano Tubes, CNT) oder Graphen u.ä. langfristig  eine Alternative bilden, da Randeffekte (keine quader- sondern kreisförmige Leiter) durch deren Aufbau reduziert würden.

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Ein kritischer Faktor im ERM zur Optimierung der Mehrlagenverdrahtung und beim Packaging sind die Charakterisierung und die Kontrolle von Übergängen verschiedener Materialien. Wenn Strukturen im Nanometerbereich erzeugt werden, müssen fundamentale thermodynamische Vorgänge berücksichtigt werden, welche einen kontrollierten Prozess innerhalb enger Grenzen einschränken können.

Zusätzlich zu technischen Schwierigkeiten in der Forschung und Entwicklung von Vorläufersubstanzen (pre-cursor), erschwert sich das Geschäftsmodell von Chemikalienherstellern. Da jeder Halbleiterhersteller unterschiedliche Chemikalien einsetzt gibt es nur einen oder wenige Abnehmer für bestimmte Substanzen; werden Fertigungsprozesse geändert können Abnehmer für eine Chemikalie wegfallen und damit Investitionen in Forschung und Entwicklung nicht gedeckt werden. Die Verkleinerung von Strukturen hin zu atomaren Maßstäben bedeutet auch, dass anstelle von Litern nur noch Milliliter von Chemikalien benötigt werden.

Für Legierungen mit Cobalt, Ruthenium, Lanthan und Zinn werden nicht nur neue Abscheide- und Messschritte benötigt, ebenso müssen Reinigungs-, Ätz- und CMP-Prozesse daran angepasst werden, was wiederum neue Chemikalien erforderlich machen kann.

Etablierte Chemikalienlieferanten - wie Air Liquide, Dow, DuPont, Linde, Praxair und SAFC - arbeiten in vielen verschiedenen Industriezweigen, die Halbleiterfertigung ist dabei nur ein kleiner Bereich. Wenn sich die Investitionen nicht lohnen, können die Lieferanten aus dem Geschäft aussteigen. So gibt es beispielsweise im Bereich der Nassreinigung nur wenig Bewegung, da ein hohes Level der Reinigungsqualität erreicht ist, die Abnahmemengen jedoch sinken und damit die Profitabilität. Auch wenn noch bessere Chemikalien entwickelt werden können, will kaum jemand die hohen Investitionen auf sich nehmen um neue Produkte herzustellen.

Alternative Kanalmaterialien

FinFETs und SOI bieten beide die Möglichkeit vollständig verarmte (fully depleted) Kanalbereiche herzustellen, deswegen wird auch nach alternativen Materialen für gestrecktes Silicium (strained Silicon) gesucht um eine höhere Transistorleistung bei reduziertem Stromverbrauch zu erzielen. Möglich sind III-V-Halbleiter, Germanium, Graphen, Kohlenstoffnanoröhren und Nanodrähte (nano wires, NW). Um CMOS-Transistoren mit hoher Leistung herstellen zu können, könnte der gleichzeitige Einsatz verschiedener Materialien (III-V-Halbleiter und Germanium) auf Silicium nötig sein. Dazu ist es jedoch erforderlich, dass diverse Probleme wie Grenzflächenchemie, Prozessintegration, Defektreduzierung und Kontaktwiderstände adressiert werden.

Quelle: Semiconductor Manufacturing & Design.

Wie SEMATECH bekannt gab, konnten Forscher die Empfindlichkeit von Fotolacken für die EUV-Belichtung signifikant steigern indem diesem Nanopartikel aus Metall-Oxiden zugesetzt wurden. Dies ist ein weiterer wichtiger Schritt für die Massenfertigung mit einer Belichtungswellenlänge von 13,5 nm.

Durch die Nanopartikel konnte die Empfindlichkeit um den Faktor fünf erhöht werden, dadurch sinken die Anforderungen an die Lichtquellen - ein kritischer Punkt von EUV-Belichtungsanlagen - bei hohem Durchsatz. Durch den empfindlicheren Lack könnte die EUV-Belichtung beim 20-nm-Knoten zum Einsatz kommen.

Neben dieser Verbesserung und der kürzlich drastisch verbesserten Reduzierung von Defekten auf Fotomasken bleiben weitere Herausforderungen wie ultrahoch auflösende Fotolacke, die zusätzlich auch eine geringe Kantenrauigkeit (line edge roughnesss, LER) und hohe Auflösung bieten.

Die Entwicklung der Lichtquellen für EUV schreitet langsamer voran als gewünscht und liegt unter den Anforderungen für die Massenfertigung. ASML gibt für eigene Belichtungsanlagen eine Leistung von 55 Watt an, was einen Durchsatz von 40 Wafern pro Stunde ermöglicht. Da die Anforderungen an die Leistung der Lichtquelle ungefähr linear mit der Empfindlichkeit des Fotolacks einhergeht um einen Waferdurchsatz für die Massenfertigung zu erreichen, müssten 250 Watt oder mehr bereitgestellt werden, wenn man von einer Empfindlichkeit von 15 mJ/cm2. Die neu entwickelten Fotolacke mit Nanopartikeln können die Empfindlichkeit auf unter 2 mJ/cm2 erhöhen um Strukturen in 20 nm herzustellen.

Quelle: Solid State Technology.

Masken, die bei der EUV-Belichtung verwendet werden, besitzen im Gegensatz zu herkömmlichen Fotomasken keine transparenten und lichtundurchlässigen Strukturen, sondern spiegelnde Oberflächen. Diese reflektierenden Strukturen werden durch viele Lagen abwechselnd abgeschiedener Materialien erzeugt.

Bei diesen Abscheideprozessen werden jedoch Defekte generiert oder bereits vorhandene Defekte auf dem Substrat aufdekoriert. Diese Defekte sind ein Grund, warum die Roadmap zur Einführung von Pilotlinien und der Massenfertigung mit EUV-Belichtung nicht eingehalten werden konnte. Die Verringerung von Defekten auf EUV-Masken ist eine der kritischsten Technologielücken die die Halbleiterindustrie überwinden muss, um diese Belichtung beim 16-nm-Knoten wirtschaftlich einsetzen zu können.

Wie SEMATECH nun berichtet, haben Wissenschaftler einen wichtigen Meilenstein erreicht um Defekte auf Blanks von EUV-Masken zu reduzieren. Dabei handelt es sich um Defekte die in Anlagen zur Mehrlagenabscheidung generiert werden, in denen die Masken beschichtet werden. Dies ist ein wichtiger Schritt auf dem Weg zur Hochvolumenproduktion.

Durch Optimierungen an den Anlagen, Prozessparametern und Substratreinigungstechniken konnten bei SEMATECH nach vier Jahren erstmals Mehrlagenabscheidungen auf EUV-Maskenblanks ohne Defekte durchgeführt werden (bei einer Empfindlichkeit von 100 nm SiO2-Äquivalent). Die Fertigung von EUV-Masken ohne solch große Killerdefekte ist eine wesentliche Anforderung während des Entwicklungszeitraums. Die Ergebnisse wurden auf einer 40 doppellagigen Silicium-Molybdän-Schicht über die gesamte Maskenfläche von 132 x 132 mm2 erzielt.

Zusätzlich konnte SEMATECH zeigen, dass abzüglich der Defekte, die sich bereits vor der Abscheidung auf den Masken befinden ("incoming defects"), der Abscheideprozess keine Defekte bis zu einer Empfindlichkeit von 50 nm generiert. Zusammen mit neuartigen Reinigungstechniken um kleine Killerdefekte vom Substrat zu entfernen, erhöht dies die Wirschaftlichkeit der EUV-Belichtung hinsichtlich Ausbeute und Maskenkosten für die Massenfertigung.

Quelle: Solid State Technologie.

Auf Masken für die Belichtung mit extremer UV-Strahlung werden im Gegensatz zu herkömmlichen Fotomasken keine transparenten und lichtundurchlässigen Strukturen eingesetzt, sondern spiegelnde Oberflächen. Diese reflektierenden Strukturen werden durch viele Lagen abwechselnd abgeschiedener Materialien erzeugt.

Defekte in der Fertigung von EUV-Masken werden grundsätzlich durch den Abscheideprozess selbst generiert oder entstehen durch die Dekoration bereits vorhandener Defekte auf dem Substrat während der Abscheidung. Diese Defekte sind ein Grund, warum die Roadmap zur Einführung von Pilotlinien und der Massenfertigung mit EUV-Belichtung nicht eingehalten werden konnte. Die Verringerung von Defekten auf EUV-Masken ist eine der kritischsten Technologielücken die die Halbleiterindustrie überwinden muss, um diese Belichtung beim 16-nm-Knoten wirtschaftlich einsetzen zu können.

Wie SEMATECH nun berichtet, haben Wissenschaftler einen wichtigen Meilenstein erreicht um Defekte auf Blanks von EUV-Masken zu reduzieren. Dabei handelt es sich um Defekte die in Anlagen zur Mehrlagenabscheidung generiert werden, in denen die Masken beschichtet werden. Dies ist ein wichtiger Schritt auf dem Weg zur Hochvolumenproduktion.

Durch Optimierungen an den Anlagen, Prozessparametern und Substratreinigungstechniken konnten bei SEMATECH nach vier Jahren erstmals Mehrlagenabscheidungen auf EUV-Maskenblanks ohne Defekte durchgeführt werden (bei einer Empfindlichkeit von 100 nm SiO2-Äquivalent). Die Fertigung von EUV-Masken ohne solch große Killerdefekte ist eine wesentliche Anforderung während des Entwicklungszeitraums. Die Ergebnisse wurden auf einer 40 doppellagigen Silicium-Molybdän-Schicht über die gesamte Maskenfläche von 132 x 132 mm2 erzielt.

Zusätzlich konnte SEMATECH zeigen, dass abzüglich der Defekte, die sich bereits vor der Abscheidung auf den Masken befinden ("incoming defects"), der Abscheideprozess keine Defekte bis zu einer Empfindlichkeit von 50 nm generiert. Zusammen mit neuartigen Reinigungstechniken um kleine Killerdefekte vom Substrat zu entfernen, erhöht dies die Wirschaftlichkeit der EUV-Belichtung hinsichtlich Ausbeute und Maskenkosten für die Massenfertigung.

Quelle: Solid State Technologie.

Graphen, eine nur eine Atomlage dicke Form des Kohlenstoffs bzw. von Graphit, wurde als Wundermaterial betitelt: leicht, fest, hauchdünn und ein exzellenter Leiter für Elektrizität und Wärme. Aber eine Reihe von praktischen Herausforderungen müssen noch gemeistert werden, bevor Graphen Silicium und andere Materialien in Mikroprozessoren ersetzen kann. Eine entscheidende Frage ist, wie Graphenschichten in Halbleiterbauteilen eingesetzt werden können.

"Wenn man Bauteile unter Verwendung von Graphen herstellt, muss das Material auf einem Substrat aufgebracht werden. Dadurch wird jedoch die gute thermische Leitfähigkeit des Graphen unterdrückt," so Li Shi, Professor für Maschinenbau an der University of Texas in Austin, USA.

Die thermische Leitfähigkeit ist kritisch für Elektronik, vor allem wenn Bauteile im Nanometerbereich hergestellt werden. In elektronischen Geräten die auf Graphen basieren kann die Abwärme gut abgeleitet werden, so dass keine lokalen Überhitzungen (hot spots) auftreten. In Verbindung mit anderen Materialien verliert Graphen jedoch einen Teil seiner guten thermischen Leitfähigkeit die es unter idealen Bedingungen im Vakuum besitzt.

Shi beschreibt in einem Paper vom September 2013, wie die thermische Leitfähigkeit von Graphen steigt wenn die Schichtdicke erhöht wird. Selbst bei 34 Schichten auf einem Substrat ist die Leitfähigkeit noch nicht so hoch wie in reinem Graphen. Daher werden neue Wege gesucht, wie Graphen mit dem Substrat verbunden werden kann, bspw. mit dreidimensionalem schaumförmigem Graphen und extrem dünnem Graphit oder hexagonal angeordnetem Bornitrid, welches eine ähnliche Struktur wie Graphen besitzt.

"Eines unserer Ziele ist Graphen mit anderen Materialien in Schichtform zu kombinieren um flexible elektronische Geräte herzustellen," so Shi. "Solche Geräte werden auf Kunststoffsubstraten hergestellt, welche jedoch eine geringe thermische Leitfähigkeit besitzen. Wenn man Strom durch die Geräte leitet fallen viele dieser aus. Die Hitze kann nicht abtransportiert werden, sie heizen sich auf und so schmilzt das Substrat einfach."

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Eine Möglichkeit, die elektrischen Eigenschaften eines Halbleiters zu verändern ist das Einbringen von Verunreinigungen -  Dotierstoffe genannt. Ein Team um den Chemiker Delia Milliron an der Berkeley Lab’s Molecular Foundry hat gezeigt, dass es genau so wichtig ist, wie der Dotierstoff an der Oberfläche und im Halbleiter verteilt ist. Das ermöglicht Ingenieuren, über die Verteilung der Dotierstoffe zu kontrollieren, welche Wellenlängen ein Material absorbiert oder ganz allgemein wie Licht mit dem Kristall wechselwirkt.

"Die Dotierung eines Halbleiterkristalls ist immer noch eine in Entwicklung befindliche Kunst", so Milliron. "Erst in den letzten Jahren hat man die interessanten optischen Eigenschaften als Ergebnis der Dotierung untersucht, aber wie die Dotierstoffe im Kristall verteilt sind ist weitgehend unbekannt. Welche Plätze im Kristall besetzt sind wie sich die Dotierung über das Material erstreckt hat einen wesentlichen Einfluss auf optische Eigenschaften."

Eine Technologie für "Smart Windows", welche nicht nur natürliche Infrarotstrahlung blockiert während sichtbares Licht hindurchtritt, sondern darüber hinaus auch die unabhängige Steuerung beider Arten von Strahlung erlaubt, beruht auf dem dotierten Halbleiter Indiumzinnoxid (kurz ITO von engl. indium tin oxide).

ITO, in welchem Zinn als Dotierstoff fungiert und einige Indiumatome im Indiumoxid (ein Halbleiter) ersetzt, ist der Prototyp für ein dotiertes nanokristallines Halbleitermaterial. Es wird in allen Arten von Elektronik eingesetzt: Elektrogeräte, Touchscreens, Smart Windows und Solarzellen.

"Das spannende an diesen Materialien ist, dass die Dotierstoffe freie Elektronen im Halbleiterkristall zur Verfügung stellen können, wodurch das Material leitfähig wird - ein transparenter Leiter", so Milliron.

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Es steht außer Frage, dass Graphen ein besonderes Material ist. Forscher der Rice University und des Georgia Institute of Technology veranlassen Hersteller jedoch etwas genauer hinzuschauen, wenn Graphen zur Anwendung kommt.

Die nur eine Atomlage dicke Schicht aus Kohlenstoff besitzt nicht nur gute elektrische Eigenschaften, sondern auch physikalische Robustheit und Flexibilität. Die Bindungen zwischen Kohlenstoffatomen sind die stärksten in der Natur, eine perfekte Graphenschicht sollte also Vieles aushalten.

Materialforscher wissen jedoch, dass 'perfekt' nur schwer zu erreichen ist. Jun Lou von der Rice University und Ting Zhu des Georgia Institute of Technology untersuchten daher die Bruchfestigkeit einer nicht perfekten Graphenschicht und stellten fest, dass diese eine gewisse Sprödigkeit aufweist. Graphen ist nach wie vor ein tolles Material - es ist jedoch nur so stark wie sein schwächstes Glied, welches wesentlich schwächer sein kann, als die intrinsische Festigkeit von Graphen.

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Bei der Entwicklung früherer Technologieknoten gab es klare "Gewinner" im Hinblick auf Fertigungsprozesse und Materialien. Auf dem Weg zu 14 nm scheint es jedoch mehrere Technologien zu geben um solch kleine Strukturen fertigen zu können. Diese sind unter anderem die Fortführung der 193-nm-Immersionslithografie, die Einführung von extremem UV (EUV), maskenlose Lithografie, selbst-aggregierende Systeme (directed self-assembly (DSA)) und andere. Für die Skalierung von Transistoren könnte eine Kombination von nicht-planaren Strukturen und III-V-Halbleitern zum Einsatz kommen, ebenso könnte ein Fertiger aber auch eine 3D-Integration wählen.

Die Immersionslithografie mit 193 nm (193i) ist immer noch nicht an ihrem Ende angelangt, und während die Industrie an EUV für die Massenfertigung arbeitet, bleibt Nikon der klassischen Lithografie weiterhin treu um Belichtungsanlagen mit 193 nm Wellenlänge zu optimieren um Double-Patterning und neue Technologien zu unterstützen. Laut Stephen Renwick, Senior Research Scientist bei Nikon war es zu früh, 193i für tot zu erklären. "Die Immersionslithografie ist immer noch sehr lebendig und bietet unter wirtschaftlichen Gesichtspunkten weiterhin Optionen für 10 und 7 nm."

http://www.halbleiter.org/img/news/viele_optionen_auf_dem_weg_zu_5_nm.png
Quelle: Nikon

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In den vergangenen Jahren gab es immer wieder Diskussionen in der Halbleiterindustrie, ob das mooresche Gesetz noch volle Gültigkeit besitzt. Die Verdrahtung in integrierten Schaltkreisen in Fertigungsknoten jenseits von 28 nm könnten zu einer Kostenexplosion führen und ab 10 nm sogar bis zu 50 % der Fertigungskosten ausmachen. Kann das mooresche Gesetzt - gemäß dem sich die Anzahl an Transistoren, die in einem Schaltkreis mit minimalen Komponentenkosten integriert werden, etwa alle zwei Jahre verdoppelt - dem starken Kostenanstieg standhalten oder finden sich neue Fertigungstechniken um die Kosten zu reduzieren?

http://www.halbleiter.org/img/news/ende_von_moores_law_erreicht_1.png
Quelle: www.electroiq.com

Eine große Herausforderung beim 10- und 7-nm-Knoten ist die Lithografie. Aktuell wird Immersionslithografie mit 193 nm eingesetzt um Strukturen zu erzeugen, die deutlich kleiner als die Belichtungswellenlänge sind. Beim 20-nm-Knoten wird dies u.a. mit Doppelbelichtung erreicht, beim 7-nm-Knoten wird eine Dreifachbelichtung erforderlich, EUV-Belichtung mit 13,5 nm Wellenlänge oder weitere neue Techniken. Zusätzlich muss die Anzahl der Metallisierungsschichten deutlich erhöht werden um komplexere Schaltkreise und dichter gepackte Transistoren zu verdrahten. Dies wirkt sich auf die Anzahl der Fotomasken, Prozesskomplexität und Prozesszeit aus und letztendlich auf die Fertigungskosten und den Yield.

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Forscher der Rice University und Nanyang Technological University in Singapur haben einen CVD-Prozess entwickelt, mit dem sich einatomlagige Schichten aus Molybdändiselenid erzeugen lassen. Das Material, welches für die Halbleiterfertigung entwickelt wurde ähnelt Graphen, hat jedoch bessere Eigenschaften für bestimmte elektronische Bauteile wie LEDs.

http://www.halbleiter.org/img/news/cvd-prozess_fuer_graphenartige_molybdaen-schichten_1.jpg
Quelle: Rice University

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Forscher der Norwegischen Universität für Wissenschaft und Technik haben ein Verfahren entwickelt, mit dem sich Nanodrähte aus Galliumarsenid (GaAs) auf einer Graphenschicht erzeugen lassen. Dies könnte den Weg zu flexibler, selbst-versorgender Elektronik ebnen, die in jedes Produkt, von Kleidung bis zum Notizblock, integriert werden kann.

Die Nanodrähte wachsen bei dem nun patentierten Verfahren bis zu einer Länge von 1 µm senkrecht auf einer nur eine Atomlage dicken Graphenschicht auf. Dazu wird das Graphensubstrat unter Ultrahochvakuum in einer Anlage zur Molekularstrahlepitaxie zunächst dem Dampf einer Galliumquelle ausgesetzt, so dass das Metall auf der Oberfläche adsorbiert. Aus energetischen Gründen formen die Galliumatome auf der Oberfläche "Tropfen", die sich an der hexagonalen Struktur des Graphensubstrats orientieren und sich somit gleichmäßig auf der Oberfläche anordnen.

Nun wird neben Gallium auch eine Arsenquelle geöffnet, so dass beide Elemente gleichzeitig auf dem Substrat auftreffen. An der Unterseite der Galliumtropfen verbinden sich die Atome zu GaAs-Kristallen, die Ebene für Ebene aufwachsen. So bilden sich GaAs-Nanodrähte mit einem hexagonalen Querschnitt auf dem Substrat, die in nur wenigen Minuten eine Höhe von 1 µm erreichen.

Gewöhnlich werden Nanodrähte oder Dünnschichten auf teuren Halbleitersubstraten mit einer Dicke von 500 µm aufgewachsen, während der "aktive" Teil - die Nanodrähte - nur 1 µm hoch sind. Bei dem neuen Verfahren können die Drähte dagegen auf einer einlagigen Graphenschicht hergestellt werden. Dadurch ist das Substrat wesentlich günstiger, flexibel, leitend und lichtdurchlässig.

Quelle: www.eetimes.com

Die Halbleiterindustrie vollzieht derzeit einen großen Wechsel - ab Fertigungstechnologien von 22 nm kommen anstelle der klassischen, in Planarbauweise gefertigten Transistoren neuartige FinFETs mit dreidiomensionalem Aufbau zum Einsatz.

Aber was kommt danach? Im Labor haben IBM, Intel und andere Hersteller bereits gezeigt, dass heutige FinFETs bis etwa zur 5-nm-Technologie skaliert werden können. Falls oder wenn die Fertigung mit FinFETs eines Tages an ihre Grenzen stößt, gibt es nicht weniger als 18 potentielle Lösungsansätze, welche die heutigen CMOS-FinFETs ablösen könnten.

Aber selbst große Firmen haben nicht die Zeit und Kapazitäten, an allen möglichen Nachfolgern zu arbeiten. "Wir können nicht alle 18 nehmen", so Mike Mayberry, Vice President und Director of Components Research bei Intel. "Wir werden nur ein paar davon entwickeln".

Mayberry sagte, dass letzten Endes die Kosten, die Funktionalität und die Fertigungsmöglichkeit über Sieg und Niederlage im Rennen der Next-Generation-Transistoren entscheiden werden. "Das beste Bauteil ist das, das du herstellen kannst".

Tatsächlich sortiert die Halbleiterindustrie bereits die ersten Kandidaten aus. 2005 gründete die Semiconductor Research Corporation (SRC) - ein Forschungs- und Entwicklungskonsortium - die Nanoelectronics Research Initiative (NRI). Die NRI befasst sich mit der Erforschung von zukünftigen Bausteinen, welche die CMOS-Transistoren in den 2020er Jahren ablösen könnten. Mitglieder der NRI sind GlobalFoundries, IBM, Intel, Micron und Texas Instruments.

Bis jetzt hat die NRI eine Hand voll ernsthafter Technologien ausgewählt: Gate-All-Around (GAA), Siliciumnanodrähte (Silicon Nanowires), Tunnel-Feldeffekttransistoren (TFET), Kohlenstoffnanoröhren (Carbon Nanotubes), Graphen und zweilagige Pseudospin Feldeffekttransistoren (bilayer pseudo-spin field-effect transistors, BiSFET).

"Im Moment sei es noch zu früh vorauszusagen, welcher Transistortyp sich in Zukunft durchsetzen wird", so Steven Hillenius, Vice President von SRC. "Es gibt noch keine Einigung, aber wir sind von ungefähr 20 auf weniger als 10 mögliche Lösungen gekommen".

Derzeit verlässt sich die Halbleiterindustrie auf die FinFET-Technologie um die Miniaturisierung in der absehbaren Zukunft zu bewerkstelligen. Das gegenwärtige Denken ist, dass heutige FinFETs wahrscheinlich zwei Generationen, bis hin zu 10 nm, zum Einsatz kommen können, sagte Subramani Kengeri, Leiter von Advanced Technology Architecture bei GlobalFoundries. Dann, ab 7 nm, wird die Industrie FinFETs der nächsten Generation auf Basis von III-V-Halbleitern einsetzen.

Tatsächlich ist die Zukunft ab 10 nm und darüber hinaus unklar. Nach der International Roadmap for Semiconductors 2011 gibt es eine unüberschaubare Anzahl an möglichen Optionen für die zukünftige Halbleiterfertigung: III-V-Kanal-FinFETs, carbon nanotube FETs (CNFET), graphene nanoribbon FETs, nanowire FETs, tunnel FETs (TFET), spin FETs (SFET), IMOS, negative gate capacitance FETs, NEMS-Schalter, MOTT FETs, spin wave devices, nanomagnetic logic, excitonic FETs, BiSFETs, Spin Torque Majority Logicgates und All-Spin-Logic.

Die zukünftigen Lösungen werden wahrscheinlich neue Materialien und Fertigungsverfahren benötigen. Bei SRC gibt es ein grundlegendes Kriterium zur Eingrenzung zukünftiger Technologien: "Die vielversprechendsten Strukturen sind die, die man in den bestehenden Prozessfluss integrieren kann. Die neuen Materialen werden zusammen mit bestehenden Lösungen verwendet", so Steven Hillenius.

Aus diesem Grund könnte der Tunnel-Feldeffekttransistor (TFET) das Rennen um die FinFET-Ablösung machen. Nach Chenming Calvin Hu, Professor für Mikroelektronik an der Universität von Californien, scheint der TFET mit III-V-Halbleiterkanälen die beste Option zu sein. In TFETs wird am Source-Anschluss eine Tunnelbarriere erzeugt, die den Steuerstrom ansteigen lässt, gegenüber heutigen MOSFETs lässt sich dadurch die achtfache Leistung erzielen.

"Wahrscheinlich wird die Industrie bei 22 und 14 nm auf die aktuelle FinFET-Technologie setzen. Der früheste Einsatz von III-V-MOSFETs wird ab dem 10-nm-Knoten erwartet, damit sei mit der Einführung von III-V-FinFETs nicht vor dem 7-nm-Knoten zu rechnen", so Suman Datta, Professor für Elektrotechnik an der Pennsylvania State University.

Im Labor hat Intel bereits TFETs basierend auf III-V-Halbleitern, wie InGaAs, hergestellt. "Bei allen TFETs handelte es sich um n-Kanaltransistoren, die Arbeit an p-Kanaltransistoren ist noch nicht sehr weit vorangeschritten. Die nächste Herausforderung besteht in schnell schaltenden p-Kanal-TFETs für komplementäre TFET-Logik. Die größte Hürde ist die Einführung von III-V-Verbindungshalbleitern in State-of-the-art-Halbleiterfabs. So müssen auf 300-, bzw. zu diesem Zeitpunkt vermutlich 450-mm-Wafern III-V-"Inseln" aufwachsen, die ein geringes Defektlevel bei einer Hochvolumenfertigung besitzen", so Datta.

"Neben TFETs könnten Siliciumnanodrähte als Erweiterung für FinFETs eingeführt werden", sagte Gary Patton, Vice President vom Semiconductor Research and Development Center bei IBM. Siliciumnanodraht-FETs sind Bauteile, in denen die klassischen Kanäle durch winzige Nanodrähte ersetzt werden.

Nanodrähte ermöglichen auch das, was als ultimative Lösung in der Halbleiterindustrie gilt: Gate-all-around (GAA) FinFETs. GAA-FETs besitzen zwei oder mehrere Gates, die einen Kanal aus Nanodrähten umschließen. In einem kürzlich veröffentlichten Paper demonstrierten die Universitäten von Harvard und Purdue GAA-III-V-MOSFETs mit 1, 4, 9 und 19 Nanodrahtkanälen. Einer der Schlüsselprozesse dabei ist die Ausformung von niederohmigen InGaAs-Nanodrähten.

TFETs, Nanodraht-FinFETs und GAA-FETs sind die meist diskutierten Nachfolger für die heutige CMOS-Technik. Zwei weitere vielversprechende, aber auch exotischere Ansätze, sind Kohlenstoffnanoröhren (Carbon Nanotubes) und auf Graphen basierende Bauteile.

Laut einem kürzlich erschienen Paper von H. S. Philip Wong, Professor für Elektrotechnik an der Stanford University, sind Carbon-Nanotube-FETs (CNFETs) die einzigen Feldeffekttransistoren, die das von der ITRS gesetzte Ziel beim 11-nm-Knoten übertreffen können. So können mit CNFETs drei wesentliche Herausforderungen bei kleinsten Strukturen gemeistert werden: hohe Packungsdichte, stabile n- und p-Gebiete auf einem Wafer und niederohmige Metall-Halbleiterkontakte.

Im Gegensatz zu Kohlenstoffnanoröhren besteht Graphen aus einlagigen, bienenwabenförmigen Kohlenstoffschichten. Die Technologie ist teuer und schwierig in die heutige Fertigung zu integrieren. Da Graphen keine Bandlücke besitzt, können Bauteile nicht ein- und ausgeschaltet werden. Jedoch konnten kürzlich Graphenmonooxid-Schichten hergestellt werden, die Halbleitercharakter besitzen.

Seitens der Industrie besteht Interesse an Graphen als Ersatzmaterial in Transistorkanälen. IBM demonstrierte bereits einen Graphen-FET (GFET) mit 155 GHz und einer Kanallänge von 40 nm.

An einem anderen Ansatz arbeitet die University of Texas in Austin. Dort entwickelt man einen BiSFET, der eine um drei Größenordnungen geringere Leistungsaufnahme besitzen soll als herkömmliche CMOS-Technik. In diesem Bauteil sind eine p- und eine n-dotierte Graphenschicht durch eine dielektrische Tunnelbarriere getrennt. Jede Graphenschicht hat einen Metallkontakt und ist elektrostatisch mit einer Gateelektrode gekoppelt.

"Das Bauteil befindet sich noch in der Forschungs- und Entwicklungsphase. Während wir in der Theorie gezeigt haben, dass es funktionieren sollte, haben wir noch Probleme, die Funktion im Labor zu demonstrieren. Somit ist es noch zu früh, an eine Massenfertigung zu denken", sagte Sanjay Banerjee, Professor für Elektro- und Computertechnik und Direktor des Mikroelektronikforschungszentrums an der University of Texas in Austin.

Forscher suchen auch nach alternativen Technologien - so weckt die All-Spin-Logik (ASL) das Interesse. ASL nutzt Magnete, um nichtflüchtige binäre Daten darzustellen, während die Kommunikation zwischen den Magneten durch Spinströme ermöglicht wird.

Trotz vielversprechenden Ansätzen in der Spin-Logik und anderen zukünftigen Technologien tut sich die Industrie schwer, den richtigen Nachfolger für heutige FinFETs zu finden.

Quelle: http://semimd.com/

Die Halbleiterindustrie vollzieht derzeit einen großen Wechsel - ab Fertigungstechnologien von 22 nm kommen anstelle der klassischen, in Planarbauweise gefertigten Transistoren neuartige FinFETs mit dreidiomensionalem Aufbau zum Einsatz.

Aber was kommt danach? Im Labor haben IBM, Intel und andere Hersteller bereits gezeigt, dass FinFETs bis etwa zur 5-nm-Technologie skaliert werden können. Falls oder wenn die Fertigung mit FinFETs eines Tages an ihre Grenzen stößt, gibt es nicht weniger als 18 potentielle Lösungsansätze, welche die heutigen CMOS-FinFETs ablösen könnten.

Aber selbst große Firmen haben nicht die Zeit und Kapazitäten, an allen möglichen Nachfolgern zu arbeiten. "Wir können nicht alle 18 nehmen", so Mike Mayberry, Vice President und Director of Components Research bei Intel. "Wir werden nur ein paar davon entwickeln".

Mayberry sagte, dass letzten Endes die Kosten, die Funktionalität und die Fertigungsmöglichkeit über Sieg und Niederlage im Rennen der Next-Generation-Transistoren entscheiden werden. "Das beste Bauteil ist das, das du herstellen kannst".

Tatsächlich sortiert die Halbleiterindustrie bereits die ersten Kandidaten aus. 2005 gründete die Semiconductor Research Corporation (SRC) - ein Forschungs- und Entwicklungskonsortium - die Nanoelectronics Research Initiative (NRI). Die NRI befasst sich mit der Erforschung von zukünftigen Bausteinen, welche die CMOS-Transistoren in den 2020er Jahren ablösen könnten. Mitglieder der NRI sind GlobalFoundries, IBM, Intel, Micron und Texas Instruments.

Bis jetzt hat die NRI eine Hand voll ernsthafter Technologien ausgewählt: Gate-All-Around (GAA), Siliciumnanodrähte (silicon nanowires), Tunnel-Feldeffekttransistoren (TFET), Kohlenstoffnanoröhren (Carbon Nanotubes), Graphen und zweilagige Pseudospin Feldeffekttransistoren (bilayer pseudo-spin field-effect transistors, BiSFET).

"Im Moment sei es noch zu früh vorauszusagen, welcher Transistortyp sich in Zukunft durchsetzen wird", so Steven Hillenius, Vice President von SRC. "Es gibt noch keine Einigung, aber wir sind von ungefähr 20 auf weniger als 10 mögliche Lösungen gekommen".

Derzeit verlässt sich die Halbleiterindustrie auf die FinFET-Technologie um die Miniaturisierung in der absehbaren Zukunft zu bewerkstelligen. Das gegenwärtige Denken ist, dass heutige FinFETs wahrscheinlich zwei Generationen, bis hin zu 10 nm, zum Einsatz kommen können, sagte Subramani Kengeri, Leiter von Advanced Technology Architecture bei GlobalFoundries. Dann, ab 7 nm, wird die Industrie FinFETs der nächsten Generation auf Basis von III-V-Halbleitern einsetzen.

Tatsächlich ist die Zukunft ab 10 nm und darüber hinaus unklar. Nach der International Roadmap for Semiconductors 2011 gibt es eine unüberschaubare Anzahl an möglichen Optionen für die zukünftige Halbleiterfertigung: III-V-Kanal-FinFETs, carbon nanotube FETs (CNFET), graphene nanoribbon FETs, nanowire FETs, tunnel FETs (TFET), spin FETs (SFET), IMOS, negative gate capacitance FETs, NEMS-Schalter, MOTT FETs, spin wave devices, nanomagnetic logic, excitonic FETs, BiSFETs, Spin Torque Majority Logicgates und All-Spin-Logic.

Die zukünftigen Lösungen werden wahrscheinlich neue Materialien und Fertigungsverfahren benötigen. Bei SRC gibt es ein grundlegendes Kriterium zur Eingrenzung zukünftiger Technologien: "Die vielversprechendsten Strukturen sind die, die man in den bestehenden Prozessfluss integrieren kann. Die neuen Materialen werden zusammen mit bestehenden Lösungen verwendet", so Steven Hillenius.

Aus diesem Grund könnte der Tunnel-Feldeffekttransistor (TFET) das Rennen um die FinFET-Ablösung machen. Nach Chenming Calvin Hu, Professor für Mikroelektronik an der Universität von Californien, scheint der TFET mit III-V-Halbleiterkanälen die beste Option zu sein. In TFETs wird am Source-Anschluss eine Tunnelbarriere erzeugt, die den Steuerstrom ansteigen lässt, gegenüber heutigen MOSFETs lässt sich dadurch die achtfache Leistung erzielen.

"Wahrscheinlich wir die Industrie bei 22 und 14 nm auf die aktuelle FinFET-Technologie setzen. Der früheste Einsatz von III-V-MOSFOETs wird ab dem 10-nm-Knoten erwartet, damit sei mit der Einführung von III-V-FinFETs nicht vor dem 7-nm-Knoten zu rechnen", so Suman Datta, Professor für Elektrotechnik an der Pennsylvania State University.

Im Labor hat Intel bereits TFETs basierend auf III-V-Halbleitern, wie InGaAs, hergestellt. "Bei allen TFETs handelte es sich um n-Kanaltransistoren, die Arbeit an p-Kanaltransistoren ist noch nicht sehr weit vorangeschritten. Die nächste Herausforderung besteht in schnell schaltenden p-Kanal-TFETs für komplementäre TFET-Logik. Die größte Hürde ist die Einführung von III-V-Verbindungshalbleitern in State-of-the-art-Halbleiterfabs. So müssen auf 300-, bzw. zu diesem Zeitpunkt vermutlich 450-mm-Wafern III-V-"Inseln" aufwachsen, die ein geringes Defektlevel bei einer Hochvolumenfertigung besitzen", so Datta.

"Neben TFETs könnten Siliciumnanodrähte als Erweiterung für FinFETs eingeführt werden", sagte Gary Patton, Vice President vom Semiconductor Research and Development Center bei IBM. Siliciumnanodraht-FETs sind Bauteile, in denen die klassischen Kanäle durch winzige Nanodrähte ersetzt werden.

Nanodrähte ermöglichen auch das, was als ultimative Lösung in der Halbleiterindustrie gilt: Gate-all-around (GAA) FinFETs. GAA-FETs besitzen zwei oder mehrere Gates, die von einem Nanodraht-Kanal umschlossen sind. In einem kürzlich veröffentlichten Paper demonstrierten die Universitäten von Harvard und Purdue GAA-III-V-MOSFETs mit 1, 4, 9 und 19 Nanodrahtkanälen. Einer der Schlüsselprozesse dabei ist die Ausformung von niederohmigen InGaAs-Nanodrähten.

TFETs, Nanodraht-FinFETs und GAA-FETs sind die meist diskutierten Nachfolger für die heutige CMOS-Technik. Zwei weitere vielversprechende, aber auch exotischere Ansätze, sind Kohlenstoffnanoröhren (Carbon Nanotubes) und auf Graphen basierende Bauteile.

Laut einem kürzlich erschienen Paper von H. S. Philip Wong, Professor für Elektrotechnik an der Stanford University, sind Carbon-Nanotube-FETs (CNFETs) die einzigen Feldeffekttransistoren, die das von der ITRS gesetzte Ziel beim 11-nm-Knoten übertreffen können. So können mit CNFETs drei wesentliche Herausforderungen bei kleinsten Strukturen gemeistert werden: hohe Packungsdichte, stabile n- und p-Gebiete auf einem Wafer und niederohmige Metall-Halbleiterkontakte.

Im Gegensatz zu Kohlenstoffnanoröhren besteht Graphen aus einlagigen, bienenwabenförmigen Kohlenstoffschichten. Die Technologie ist teuer und schwierig in die heutige Fertigung zu integrieren. Da Graphen keine Bandlücke besitzt, können Bauteile nicht ein- und ausgeschaltet werden. Jedoch konnten kürzlich Graphenmonooxid-Schicht hergestellt werden, die Halbleitercharakter besitzen.

Seitens der Industrie besteht Interesse an Graphen als Ersatzmaterial in Transistorkanälen. IBM demonstrierte bereits einen Graphen-FET (GFET) mit 155 GHZ und einer Kanallänge von 40 nm.

An einem anderen Ansatz arbeitet die University of Texas in Austin. Dort entwickelt man einen BiSFET, der eine um drei Größenordnungen geringere Leistungsaufnahme besitzen soll als herkömmliche CMOS-Technik. In diesem Bauteil sind eine p- und eine n-dotierte Graphenschicht durch eine dielektrische Tunnelbarriere getrennt. Jede Graphenschicht hat einen Metallkontakt und ist elektrostatisch mit einer Gateelektrode gekoppelt.

"Das Bauteil befindet sich noch in der Forschungs- und Entwicklungsphase. Während wir in der Theorie gezeigt haben, dass es funktionieren sollte, haben wir noch Probleme, die Funktion im Labor zu demonstrieren. Somit ist es noch zu früh, an eine Massenfertigung zu denken", sagte Sanjay Banerjee, Professor für Elektro- und Computertechnik und Direktor des Mikroelektronikforschungszemtrum an der University of Texas in Austin.

Forscher suchen auch nach alternativen Technologien - so weckt die All-Spin-Logik (ASL) das Interesse. ASL nutzt Magneten um nichtflüchtige binäre Daten darzustellen, während die Kommunikation zwischen den Magneten durch Spinströme ermöglicht wird.

Trotz vielversprechenden Ansätzen in der Spin-Logik und anderen zukünftigen Technologien tut sich die Industrie schwer, den richtigen Nachfolger für heutige FinFETs zu finden.

Das Halbleiterkonsortium Sematch hat bekannt gegeben, dass man wesentliche Fortschritte bei der Defektreduzierung auf Maskenrohlingen (Blanks) für die EUV-Belichtung vorweisen kann. Ein wichtiger Schritt hin zur Massenproduktion mit extremer UV-Strahlung mit einer Wellenlänge von 13,5 nm.

Techniker bei Sematech in Albany, New York, haben damit die Vorgaben für die 22-nm-Fertigung erfüllt. Sematch hat ein spezielles Programm zur Reduzierung von Defekten gestartet, um die Einführung der EUV-Belichtung voranzutreiben.

Nach zwei Jahren konnten Verbesserungen bei Abscheideanlagen, Prozessparametern und Reinigungsprozessen erzielt werden. Dabei konnten Mutilayer-Masken mit 40 Schichten und einer Rutheniumschutzschicht mit einer Fläche von 132x132 mm mit weniger als 8 Defekten pro Maske bei einer Auflösung von 50 nm hergestellt werden.

Daneben hat Sematch ein Reinigungsverfahren entwickelt, welches weniger als 20 Defekte bei einer Auflösung von 45nm ermöglicht. Zur erfolgreichen Einführung müssen Maskenblanks ein Defektlevel von weniger als 0,003 Defekten pro cm<sup>2</sup> bei einer Auflösung von 25 nm aufweisen.

Quelle: www.eetimes.com.

Wie die weltweit größte Halbleiterfoundry, die Taiwan Semiconductor Manufacturing Company (TSMC) am 17. April auf dem hauseigenen Technologie-Symposium bekannt gab, wird der Auftragsfertiger nur einen Prozess für den 20-nm-Technologieknoten anbieten.

Ursprünglich waren laut Shang-yi Chiang, Vice President von TSMC, zwei Prozesse mit 20 nm großen Strukturen geplant, ein High-performance- und ein Low-power-Prozess. Beide unter Verwendung der High-k-Metal-Gate-Technologie. Jedoch wurde im Laufe der Entwicklung deutlich, dass es zwischen beiden Prozessen keine signifikanten Unterschiede hinsichtlich der Leistung gab. Dadurch, dass die Linienbreiten mittlerweile so gering seien und physikalische Grenzen erreicht würden, bliebe nicht viel Spielraum für die Design Rules, um Gatelängen und andere notwendige Parameter entsprechend zu variieren, so Chiang weiter.

In der derzeitigen 28-nm-Fertigung bietet TSMC noch vier verschiedene Prozesse: High performance, Low power, Low power mit High-k-Metal-Gate und High performance für mobile Anwendungen. Die 20-nm-Fertigung soll bei TSMC 2013 gestartet werden, 2015 soll die Produktion der 14-nm-Technologie beginnen und erstmals Transistoren auf FinFET-Basis bieten.

Weiterhin sagte Chiang, dass man nach dem 20-nm-Knoten auch Prozesse in 16 oder 18 nm anbieten werde, wenn die 14-nm-Fertigung bis dahin nicht wirtschaftlich sichergestellt werden kann.

Probleme werden hier unter anderem bei den verfügbaren Belichtungsprozessen erwartet. Die Belichtung mit extremem Ultraviolett (EUV) wird von der Industrie bereits lange erwartet, hatte sich bis zuletzt jedoch immer weiter verzögert. Derzeit sind noch keine Lichtquellen mit der nötigen Leistung und Stabilität, wie sie für die Massenfertigung notwending sind, verfügbar. ASML, der weltweit größte Anbieter von Lithographiesystemen, arbeitet mit mehreren Entwicklern an der EUV-Technologie, und erwartet entsprechende Anlagen für die Massenproduktion für 2013 oder 2014.

Jedoch ist die Skepsis an einer zeitnahen Einführung der EUV-Belichtung, um die agressiven Zeitpläne der Hersteller zu realisieren, in der Halbleiterinustrie weiterhin groß. Nach wie vor können Fortschritte in der klassischen, auf 193 nm Wellenlänge basierenden Immersionslithografie gemacht werden, so dass diese unter Umständen beim 14-nm-Knoten zum Einsatz kommen kann. Dann vermutlich mit einer Dreifachbelichtung (triple patterning) bei den kleinsten, und einer Doppelbelichtung bei größeren Strukturen (double patterning).

Quelle: www.eetimes.com.

Forscher an der Universität von Wisconsin-Milwaukee (UWM) haben einen Halbleiter entwickelt, der auf Graphen basiert. Graphen, eine einlagige, kristalline Anordnung von Kohlenstoffatomen, wird wegen seiner hohen Elektronenmobilität ein Einsatz in der Halbleiterfertigung vorausgesagt. Bisher konnten Graphen und dessen Derivate jedoch nur als Leiter oder als Isolator hergestellt werden.

Das Team der UWM hat ein Derivat von Graphen hergestellt, bei dem in den hexagonalen Kohlenstoffringen, die das Graphen charakterisieren, Sauerstoffatome eingebaut sind. Dieser als Graphenmonooxid bezeichnete Stoff könnte den Weg für Kohlenstoff basierte Nanoelektronik bereiten.

Entdeckt wurde die Oxidverbindung bei der Forschung an hybriden Nanomaterialien, bei denen Kohlenstoffnanoröhren mit Zinnoxid-Nanopartikeln untersucht wurden, die für Sensoren entwickelt werden sollen. Dabei sollte Graphen aus Graphenoxid, einem mehrlagigen Isolator, synthetisiert werden.

Bei dem Experiment wurde das Graphenoxid erhitzt um den Sauerstoff abzuspalten, dabei ordneten sich die Graphenoxidschichten jedoch zu Graphenmonooxid um. Der Anteil an Sauerstoff kann variiert werden, das Team der UWM hat bei hohen Temperaturen vier verschiedene Materialien hergestellt, welche alle als Graphenmonooxid bezeichnet werden können.

Jetzt soll die Festigkeit des Derivats und ein möglicher Einsatz in der Halbleiterfertigung erforscht werden.

Geht es nach dem Waferhersteller Soitec S.A., könnten Chiphersteller mehrere Jahre an Entwicklungsarbeit an vollständig verarmten (fully-depleted, FD) Siliciumtransistoren überspringen, wenn diese auf Silicon-on-Insulator-Wafer (SOI) des Herstellers setzen würden. STMicroelectronics, ST-Erikson und IBM sind diesem Versprechen bereits gefolgt.

"Fully-depleted-Transistorkanäle werden für Chiphersteller schon bald notwendig sein, um den 32-nm-Technologieknoten unterschreiten zu können", so Steve Longoria, Senior Vice President der Global-Strategic-Business-Entwicklung bei Soitec. Demnach wird IBM SOI-Wafer für FinFET-Transistoren beim 14-nm-Knoten einsetzen. STMicroelectronics und ST-Erikson arbeiten derzeit mit Soitec zusammen, um 2D-Transistoren für die nächste Generation von Mobilprozessoren der 28-nm-Technologie zu entwickeln.

Eines der größten Probleme bei der fortschreitenden Miniaturisierung hin zu kleineren Strukturgrößen als 32 nm ist die ungleichmäßige Verteilung von Dotierstoffen im Kanalgebiet von Transistoren im Nanometerbereich. Um dem zu entgehen, arbeitet die Industrie an undotierten Kanälen für FD-Transistoren. Intel hat in der Vergangenheit große Anstrengungen unternommen, seine Tri-Gate-Transistoren mit vollständig verarmten Kanälen auf herkömmlichen Bulk-Wafern herzustellen. Um dies zu bewerkstelligen, ist eine seitliche Isolation der Kanäle durch eine zusätzliche Dotierung notwendig, welche Leckströme in das Substrat verhindert.

Soitec bietet zwei Arten von SOI-Wafern für FD-Transistoren. Eine für herkömmliche in Planarbauweise hergestellte Transistoren (2D), welche eine extrem dünne Siliciumschicht mit einer Abweichung von nur +/- 5 Angström bietet. Und einem extrem dünnen vergrabenen Oxid, welches als Isolationsschicht dient und Leckströme zum Substrat unterbindet, ohne die zusätzlichen Prozessschritte, die Intel bei dessen Bulk-Prozess einsetzen muss.

Die zweite Art ist speziell für FinFET-Transistoren (3D) konzipiert, wie sie IBM beim 14-nm-Prozess verwenden wird. Diese Wafer besitzen eine dickere Siliciumschicht, in der die hohen Finnen hergestellt werden können, und ein dickeres Oxid, welches die höheren Feldstärken der Multi-Gates aufnehmen kann.

Sowohl die Wafer für die 2D- als auch die Wafer für die 3D-Integration, kosten in etwa das Vierfache eines normalen Bulkwafers - was Intels Zurückhaltung beim Einsatz von SOI-Wafern erklärt. Nach Soitec werden die Kosten durch die kürzere Entwicklungszeit und die geringere Anzahl an Prozessschritten jedoch mehr als kompensiert.

"Einer unserer Wafer kostet 500 USD im Vergleich zu 120 USD für einen Bulkwafer", so Longoria. Dafür wird man durch die Prozessvereinfachungen eine gesamte Kostenersparnis vom Drei- bis Zehnfachen erzielen.

Des Weiteren werden auf SOI-Wafern hergestellte Transistoren eine um 40 % gesteigerte Leistung erzielen, beziehungsweise wird bei derselben Versorgungsspannung durch die reduzierten Leckströme die Stromaufnahme um 40 % verringert. Mit IBM und ARM arbeitet Soitec daran Spezifikationen für SOI-Wafer zu erstellen, um deren bisheriges Transistorendesign auf Transistoren mit vollständig verarmten Kanalbereichen umzustellen, um so Kurzkanaleffekte zu unterbinden.

Dem National Institute of Advanced Industrial Science and Technology (AIST) in Japan ist es gelungen, einlagige Graphenschichten auf 300-mm-Wafern aufwachsen zu lassen.

Die dazu verwendete Toolplattform AIXTRON SE BM 300 bietet ein ausgeklügeltes Gassystem zur Einleitung von Stoffen zur Vorbelegung, eine in-situ Temperaturüberwachung, eine homogene Wafertemperung und automatisches Waferhandling.

Bereits zu Beginn dieses Jahres konnten Forscher an der Universität in Texas eine Graphenabscheidung auf aufgedampften Kupferschichten in einem AIXTRON Kaltwandreaktor demonstrieren.

"Eine kontrollier- und wiederholbare gleichmäßige Graphenabscheidung auf 300-mm-Wafern ist für die Höchstintegration von auf Nanomaterialien basierenden Halbleiterbauteilen der nächsten Generation notwendig", so Dr. Ken Teo, Direktor von Nanoinstruments bei AIXTRON.

Das Team um Dr. Shintaro Sato, Gruppenleiter am AIST, will mit dieser Anlage qualitativ hochwertige, mehrlagige Graphenschichten erzeugen. Ziel ist die Herstellung von Lowpower CMOS-Feldeffekttransistoren mit einer Versorgungsspannung von unter 0,3 V.

Die Waferfertigung wird in AISTs Forschungsteam Green Nanoelectronics Center (GNC) innerhalb des Forschungsprojekts "Development of Core Technologies for Green Nanoelectronics" stattfinden. Das GNC wurde im April 2010 gegründet und umfasst Forschung und Industrie.

Quelle: www.elektroiq.com.

Graphen ist eine Modifikation des Kohlenstoffs mit zweidimensionaler Struktur und besitzt einige außergewöhnliche Eigenschaften. Das Material ist äußerst steif und fest und bietet die höchste je gemessene Zugfestigkeit, wegen seiner hohen elektrischen Leitfähigkeit wird derzeit geforscht, ob Graphen Silicium als Transistormaterial ablösen könnte. Während Transistoren auf Siliciumbasis Taktraten bis etwa 5 GHz erreichen, gelang es IBM 2010 einen 100-GHz-Transistor auf Graphenbasis herzustellen - 500 bis 1000 GHz sind nach aktuellem Kenntnisstand denkbar.

Die Advanced Technology Investment Company (ATIC), alleiniger Anteilseigner von Globalfoundries, und der Freistaat Sachsen werden zu gleichen Anteilen über die nächsten zwei Jahre insgesamt 4,8 Mio USD in die TwinLabs zur Forschung und Entwicklung von 3D-integrierten Schaltkreisen investieren.

In dieser Partnerschaft werden zwei Forschungslabore am Masdar Institute of Science and Technology in Abu Dhabi und an der Technischen Universität in Dresden unterhalten.

Während Globalfoundries eine seiner Waferfabs in Dresden betreibt, ist ATIC eine hunderprozentige Tochtergesellschaft der Mubadala Development Company welche als Staatsfonds von Abu Dhabi dient.

ATIC und Sachsen verpflichteten sich, die beiden Labore über die nächsten zwei Jahre mit je 2,4 Mio USD aufzubauen. Beide Standorte werden dieselbe Größe besitzen und 10 bis 12 Studenten und Doktoranden beschäftigen, die sich primär mit Themen zur dreidimensionalen Chip-Integration auseinandersetzen werden.

Eine Gruppe in Abu Dhabi wird an der "dreidimensionalen Integration von Mikroelektronik mit minimalem Energieverbrauch" arbeiten, welche bei einer Vielzahl von Anwendungen wie Telekommunikation und Datenspeicherung zur Anwendung kommt. In Dresden wird man sich mit 3D-Chipstacking, dem vertikalen Stapeln von Einzelchips, und der Silicium-Durchkontaktierung (through silicon vias, TSV) befassen. Das Ziel ist es, Designs für Hochgeschwindigkeitsschnittstellen zwischen mehreren Chips in einem Chipstack zu entwerfen.

Quelle: www.eetimes.com.

Der Chiphersteller Amlogic hat eine Familie von Dualcore-SoCs entwickelt, die auf dem Cortex-A9-Prozessor von ARM basiert.

Die Chips aus der AML8726-MX-Reihe vereinen einen Cortex-A9-Zweikernprozessor, der mit 1,5 GHz arbeitet, und einen Mali400-Grafikkern. Anwendungsbereich werden Tablets, Settop-Boxen und Mobilgeräte sein. Die SoCs beherbergen Amlogics eigenen Videoprozessor für hochauflösende Filme. Gefertigt werden die Chips in 40-nm-Technologie.

Es handelt sich hierbei um Amlogics dritte Chip-Generation die auf dem Cortex-A9 basiert. Laut John Zhong, CEO von Amlogic, wird man mit diesem Dualcore-Design dieselbe Leistung erzielen, wie Mitbewerber mit Dreikernlösungen.

Erste Chips wurden bereits gefertigt, Entwicklerplattformen auf Basis von Android 4.0.3 Ice-Cream-Sandwich werden ab Ende April verfügbar sein. Ebenso ist ein Einsatz unter Linux 3.X möglich.

Quelle: www.eetimes.com.

UBM TechInsights (UBM TI) hat Intels kommenden Prozessor auf Basis der Ivy-Bridge-Mikroarchitektur einem Teardown unterzogen.

Die Ivy-Bridge-Chips sind Intels erste in 22 nm gefertigte Prozessoren mit FinFET-Technologie. Laut Intels Partnern soll die neue Prozessorfamilie am 23. April auf den Markt kommen.

UBM TI konnte jetzt einen Ivy-Bridge-Prozessor vom Typ Core i5-3550 mit 3,3 GHz genauer unter die Lupe nehmen. Die Diegröße beträgt 170 mm² und ist somit 38 mm² kleiner als bei den aktullen Sandy-Bridge-CPUs.

Bei ersten Untersuchungen anayliserte UBM TI die Gates der Transistoren, und ermittelte hierbei einen Gate-Pitch von 90 nm in SRAM-Bereichen und eine Gatelänge von 22 nm in Logikbereichen. Während die meisten Halbleiterhersteller den nächsten wichtigen und langlebigen Technologieknoten bei 28 nm sehen - Altera und Xilinx fertigten bereits FPGAs in 28 nm, AMD und Qualcomm lassen Chips in 28-nm-Technologie bei Foundrys fertigen - setzt Intel auf 22 nm mit Multigatetransistoren. Diese von Intel als 3D-Transistoren bezeichneten Bauelemente sollen vor allem den Stromverbrauch senken, eine der größten Herausforderungen bei der Entwicklung aktueller Mikrochips.

Am 4. Mai will UBM TI einen vollständigen Bericht über Intels Ivy-Bridge-Prozessoren veröffentlichen, in dem die Prozesstechnologie, embedded RAM, Logikzellen und Transistoren mit hochauflösenden Bildern dokumentiert sind. Bei der Analyse werden SEM-, TEM- und Röntgenuntersuchungen zum Einsatz kommen.


Intel Ivy Bridge FinFET TEM Crossection
TEM-Querschnitt eines Ivy-Bridge-Chips, aufgenommen von UBM TechInsights. Zu sehen sind die 3D Transistoren.

Quelle: www.eetimes.com.

Der Prozessorhersteller Netronome Systems hat bekannt gegeben, dass seine nächste Generation von Prozessoren, die auf der Datenfluss-Architektur basieren, in Intels 22-nm-FinFET-Prozess gefertigt wird.

Die Zusammenarbeit mit Intel hat bereits 2007 begonnen, neben Achronix Semiconductor und Tabula ist Netronome damit ein weiterer Hersteller von Halbleiterkomponenten, der mit Intel kooperiert. Intel selbst bezeichnet die eigenen FinFET-Transistoren als Trigate, bei denen ein dreidimensionaler Siliciumsteg auf dem Substrat vom Gate von drei Seiten umschlossen wird.

Netronomes Flowprozessoren werden unter anderem für Netzwerk- und Sicherheitsanwendungen eingesetzt, bei denen Datenraten bis zu 100 GBit/s erreicht werden. Das Design von Netronomes Prozessoren ist eng an Intels Prozessorarchitektur angelehnt, für die aktuelle Prozessorgeneration wurde bereits 2007 ein Lizenzabkommen geschlossen, 2011 wurde die Volumenproduktion gestartet. Die nächste Generation wird in Intels 22-nm-Prozess gefertigt, die Auslieferung soll 2013 beginnen.

Laut Netronome sollen mit Intels Architektur neue Bestwerte hinsichtlich Leistung, Stromverbrauch und Kosten bei Netzwerk- und Sicherheitsanwendungen erreicht werden.

Durch das Abkommen mit Intel erhält Netronome auch Zugang zu Designtools wie Intel EDA (Electronic Design Automation) und proprietärer Modellierungssoftware. Intel bietet Partnern Unterstützung bei der Produktentwicklung (design-for-manufacturing), testgerechte Schaltungsentwürfe (design-for-test), Zuverlässigkeitsmodelle (design-for-reliability) sowie dem Packaging und der Endmontage.

Wikipedia schrieb:

Eine Datenfluss-Architektur ist eine alternative Rechnerarchitektur zur sogenannten von-Neumann-Architektur, nach der die allermeisten heute gängigen Rechner implementiert sind. Ein nach der Datenfluss-Architektur implementierter Rechner heißt Datenflussrechner. Datenflussrechner versuchen, die Möglichkeiten der Parallelverarbeitung ihrer Rechenaufträge durch das nebenläufige Ausführen einer Vielzahl von Threads auszunutzen. (Datenfluss-Architektur)

Quelle: www.eetimes.com.