Forscher der Norwegischen Universität für Wissenschaft und Technik haben ein Verfahren entwickelt, mit dem sich Nanodrähte aus Galliumarsenid (GaAs) auf einer Graphenschicht erzeugen lassen. Dies könnte den Weg zu flexibler, selbst-versorgender Elektronik ebnen, die in jedes Produkt, von Kleidung bis zum Notizblock, integriert werden kann.

Die Nanodrähte wachsen bei dem nun patentierten Verfahren bis zu einer Länge von 1 µm senkrecht auf einer nur eine Atomlage dicken Graphenschicht auf. Dazu wird das Graphensubstrat unter Ultrahochvakuum in einer Anlage zur Molekularstrahlepitaxie zunächst dem Dampf einer Galliumquelle ausgesetzt, so dass das Metall auf der Oberfläche adsorbiert. Aus energetischen Gründen formen die Galliumatome auf der Oberfläche "Tropfen", die sich an der hexagonalen Struktur des Graphensubstrats orientieren und sich somit gleichmäßig auf der Oberfläche anordnen.

Nun wird neben Gallium auch eine Arsenquelle geöffnet, so dass beide Elemente gleichzeitig auf dem Substrat auftreffen. An der Unterseite der Galliumtropfen verbinden sich die Atome zu GaAs-Kristallen, die Ebene für Ebene aufwachsen. So bilden sich GaAs-Nanodrähte mit einem hexagonalen Querschnitt auf dem Substrat, die in nur wenigen Minuten eine Höhe von 1 µm erreichen.

Gewöhnlich werden Nanodrähte oder Dünnschichten auf teuren Halbleitersubstraten mit einer Dicke von 500 µm aufgewachsen, während der "aktive" Teil - die Nanodrähte - nur 1 µm hoch sind. Bei dem neuen Verfahren können die Drähte dagegen auf einer einlagigen Graphenschicht hergestellt werden. Dadurch ist das Substrat wesentlich günstiger, flexibel, leitend und lichtdurchlässig.

(www.eetimes.com)

Die Halbleiterindustrie vollzieht derzeit einen großen Wechsel - ab Fertigungstechnologien von 22 nm kommen anstelle der klassischen, in Planarbauweise gefertigten Transistoren neuartige FinFETs mit dreidiomensionalem Aufbau zum Einsatz.

Aber was kommt danach? Im Labor haben IBM, Intel und andere Hersteller bereits gezeigt, dass heutige FinFETs bis etwa zur 5-nm-Technologie skaliert werden können. Falls oder wenn die Fertigung mit FinFETs eines Tages an ihre Grenzen stößt, gibt es nicht weniger als 18 potentielle Lösungsansätze, welche die heutigen CMOS-FinFETs ablösen könnten.

Aber selbst große Firmen haben nicht die Zeit und Kapazitäten, an allen möglichen Nachfolgern zu arbeiten. "Wir können nicht alle 18 nehmen", so Mike Mayberry, Vice President und Director of Components Research bei Intel. "Wir werden nur ein paar davon entwickeln".

Mayberry sagte, dass letzten Endes die Kosten, die Funktionalität und die Fertigungsmöglichkeit über Sieg und Niederlage im Rennen der Next-Generation-Transistoren entscheiden werden. "Das beste Bauteil ist das, das du herstellen kannst".

Tatsächlich sortiert die Halbleiterindustrie bereits die ersten Kandidaten aus. 2005 gründete die Semiconductor Research Corporation (SRC) - ein Forschungs- und Entwicklungskonsortium - die Nanoelectronics Research Initiative (NRI). Die NRI befasst sich mit der Erforschung von zukünftigen Bausteinen, welche die CMOS-Transistoren in den 2020er Jahren ablösen könnten. Mitglieder der NRI sind GlobalFoundries, IBM, Intel, Micron und Texas Instruments.

Bis jetzt hat die NRI eine Hand voll ernsthafter Technologien ausgewählt: Gate-All-Around (GAA), Siliciumnanodrähte (Silicon Nanowires), Tunnel-Feldeffekttransistoren (TFET), Kohlenstoffnanoröhren (Carbon Nanotubes), Graphen und zweilagige Pseudospin Feldeffekttransistoren (bilayer pseudo-spin field-effect transistors, BiSFET).

"Im Moment sei es noch zu früh vorauszusagen, welcher Transistortyp sich in Zukunft durchsetzen wird", so Steven Hillenius, Vice President von SRC. "Es gibt noch keine Einigung, aber wir sind von ungefähr 20 auf weniger als 10 mögliche Lösungen gekommen".

Derzeit verlässt sich die Halbleiterindustrie auf die FinFET-Technologie um die Miniaturisierung in der absehbaren Zukunft zu bewerkstelligen. Das gegenwärtige Denken ist, dass heutige FinFETs wahrscheinlich zwei Generationen, bis hin zu 10 nm, zum Einsatz kommen können, sagte Subramani Kengeri, Leiter von Advanced Technology Architecture bei GlobalFoundries. Dann, ab 7 nm, wird die Industrie FinFETs der nächsten Generation auf Basis von III-V-Halbleitern einsetzen.

Tatsächlich ist die Zukunft ab 10 nm und darüber hinaus unklar. Nach der International Roadmap for Semiconductors 2011 gibt es eine unüberschaubare Anzahl an möglichen Optionen für die zukünftige Halbleiterfertigung: III-V-Kanal-FinFETs, carbon nanotube FETs (CNFET), graphene nanoribbon FETs, nanowire FETs, tunnel FETs (TFET), spin FETs (SFET), IMOS, negative gate capacitance FETs, NEMS-Schalter, MOTT FETs, spin wave devices, nanomagnetic logic, excitonic FETs, BiSFETs, Spin Torque Majority Logicgates und All-Spin-Logic.

Die zukünftigen Lösungen werden wahrscheinlich neue Materialien und Fertigungsverfahren benötigen. Bei SRC gibt es ein grundlegendes Kriterium zur Eingrenzung zukünftiger Technologien: "Die vielversprechendsten Strukturen sind die, die man in den bestehenden Prozessfluss integrieren kann. Die neuen Materialen werden zusammen mit bestehenden Lösungen verwendet", so Steven Hillenius.

Aus diesem Grund könnte der Tunnel-Feldeffekttransistor (TFET) das Rennen um die FinFET-Ablösung machen. Nach Chenming Calvin Hu, Professor für Mikroelektronik an der Universität von Californien, scheint der TFET mit III-V-Halbleiterkanälen die beste Option zu sein. In TFETs wird am Source-Anschluss eine Tunnelbarriere erzeugt, die den Steuerstrom ansteigen lässt, gegenüber heutigen MOSFETs lässt sich dadurch die achtfache Leistung erzielen.

"Wahrscheinlich wird die Industrie bei 22 und 14 nm auf die aktuelle FinFET-Technologie setzen. Der früheste Einsatz von III-V-MOSFETs wird ab dem 10-nm-Knoten erwartet, damit sei mit der Einführung von III-V-FinFETs nicht vor dem 7-nm-Knoten zu rechnen", so Suman Datta, Professor für Elektrotechnik an der Pennsylvania State University.

Im Labor hat Intel bereits TFETs basierend auf III-V-Halbleitern, wie InGaAs, hergestellt. "Bei allen TFETs handelte es sich um n-Kanaltransistoren, die Arbeit an p-Kanaltransistoren ist noch nicht sehr weit vorangeschritten. Die nächste Herausforderung besteht in schnell schaltenden p-Kanal-TFETs für komplementäre TFET-Logik. Die größte Hürde ist die Einführung von III-V-Verbindungshalbleitern in State-of-the-art-Halbleiterfabs. So müssen auf 300-, bzw. zu diesem Zeitpunkt vermutlich 450-mm-Wafern III-V-"Inseln" aufwachsen, die ein geringes Defektlevel bei einer Hochvolumenfertigung besitzen", so Datta.

"Neben TFETs könnten Siliciumnanodrähte als Erweiterung für FinFETs eingeführt werden", sagte Gary Patton, Vice President vom Semiconductor Research and Development Center bei IBM. Siliciumnanodraht-FETs sind Bauteile, in denen die klassischen Kanäle durch winzige Nanodrähte ersetzt werden.

Nanodrähte ermöglichen auch das, was als ultimative Lösung in der Halbleiterindustrie gilt: Gate-all-around (GAA) FinFETs. GAA-FETs besitzen zwei oder mehrere Gates, die einen Kanal aus Nanodrähten umschließen. In einem kürzlich veröffentlichten Paper demonstrierten die Universitäten von Harvard und Purdue GAA-III-V-MOSFETs mit 1, 4, 9 und 19 Nanodrahtkanälen. Einer der Schlüsselprozesse dabei ist die Ausformung von niederohmigen InGaAs-Nanodrähten.

TFETs, Nanodraht-FinFETs und GAA-FETs sind die meist diskutierten Nachfolger für die heutige CMOS-Technik. Zwei weitere vielversprechende, aber auch exotischere Ansätze, sind Kohlenstoffnanoröhren (Carbon Nanotubes) und auf Graphen basierende Bauteile.

Laut einem kürzlich erschienen Paper von H. S. Philip Wong, Professor für Elektrotechnik an der Stanford University, sind Carbon-Nanotube-FETs (CNFETs) die einzigen Feldeffekttransistoren, die das von der ITRS gesetzte Ziel beim 11-nm-Knoten übertreffen können. So können mit CNFETs drei wesentliche Herausforderungen bei kleinsten Strukturen gemeistert werden: hohe Packungsdichte, stabile n- und p-Gebiete auf einem Wafer und niederohmige Metall-Halbleiterkontakte.

Im Gegensatz zu Kohlenstoffnanoröhren besteht Graphen aus einlagigen, bienenwabenförmigen Kohlenstoffschichten. Die Technologie ist teuer und schwierig in die heutige Fertigung zu integrieren. Da Graphen keine Bandlücke besitzt, können Bauteile nicht ein- und ausgeschaltet werden. Jedoch konnten kürzlich Graphenmonooxid-Schichten hergestellt werden, die Halbleitercharakter besitzen.

Seitens der Industrie besteht Interesse an Graphen als Ersatzmaterial in Transistorkanälen. IBM demonstrierte bereits einen Graphen-FET (GFET) mit 155 GHz und einer Kanallänge von 40 nm.

An einem anderen Ansatz arbeitet die University of Texas in Austin. Dort entwickelt man einen BiSFET, der eine um drei Größenordnungen geringere Leistungsaufnahme besitzen soll als herkömmliche CMOS-Technik. In diesem Bauteil sind eine p- und eine n-dotierte Graphenschicht durch eine dielektrische Tunnelbarriere getrennt. Jede Graphenschicht hat einen Metallkontakt und ist elektrostatisch mit einer Gateelektrode gekoppelt.

"Das Bauteil befindet sich noch in der Forschungs- und Entwicklungsphase. Während wir in der Theorie gezeigt haben, dass es funktionieren sollte, haben wir noch Probleme, die Funktion im Labor zu demonstrieren. Somit ist es noch zu früh, an eine Massenfertigung zu denken", sagte Sanjay Banerjee, Professor für Elektro- und Computertechnik und Direktor des Mikroelektronikforschungszentrums an der University of Texas in Austin.

Forscher suchen auch nach alternativen Technologien - so weckt die All-Spin-Logik (ASL) das Interesse. ASL nutzt Magnete, um nichtflüchtige binäre Daten darzustellen, während die Kommunikation zwischen den Magneten durch Spinströme ermöglicht wird.

Trotz vielversprechenden Ansätzen in der Spin-Logik und anderen zukünftigen Technologien tut sich die Industrie schwer, den richtigen Nachfolger für heutige FinFETs zu finden.

(http://semimd.com/)

Die Halbleiterindustrie vollzieht derzeit einen großen Wechsel - ab Fertigungstechnologien von 22 nm kommen anstelle der klassischen, in Planarbauweise gefertigten Transistoren neuartige FinFETs mit dreidiomensionalem Aufbau zum Einsatz.

Aber was kommt danach? Im Labor haben IBM, Intel und andere Hersteller bereits gezeigt, dass FinFETs bis etwa zur 5-nm-Technologie skaliert werden können. Falls oder wenn die Fertigung mit FinFETs eines Tages an ihre Grenzen stößt, gibt es nicht weniger als 18 potentielle Lösungsansätze, welche die heutigen CMOS-FinFETs ablösen könnten.

Aber selbst große Firmen haben nicht die Zeit und Kapazitäten, an allen möglichen Nachfolgern zu arbeiten. "Wir können nicht alle 18 nehmen", so Mike Mayberry, Vice President und Director of Components Research bei Intel. "Wir werden nur ein paar davon entwickeln".

Mayberry sagte, dass letzten Endes die Kosten, die Funktionalität und die Fertigungsmöglichkeit über Sieg und Niederlage im Rennen der Next-Generation-Transistoren entscheiden werden. "Das beste Bauteil ist das, das du herstellen kannst".

Tatsächlich sortiert die Halbleiterindustrie bereits die ersten Kandidaten aus. 2005 gründete die Semiconductor Research Corporation (SRC) - ein Forschungs- und Entwicklungskonsortium - die Nanoelectronics Research Initiative (NRI). Die NRI befasst sich mit der Erforschung von zukünftigen Bausteinen, welche die CMOS-Transistoren in den 2020er Jahren ablösen könnten. Mitglieder der NRI sind GlobalFoundries, IBM, Intel, Micron und Texas Instruments.

Bis jetzt hat die NRI eine Hand voll ernsthafter Technologien ausgewählt: Gate-All-Around (GAA), Siliciumnanodrähte (silicon nanowires), Tunnel-Feldeffekttransistoren (TFET), Kohlenstoffnanoröhren (Carbon Nanotubes), Graphen und zweilagige Pseudospin Feldeffekttransistoren (bilayer pseudo-spin field-effect transistors, BiSFET).

"Im Moment sei es noch zu früh vorauszusagen, welcher Transistortyp sich in Zukunft durchsetzen wird", so Steven Hillenius, Vice President von SRC. "Es gibt noch keine Einigung, aber wir sind von ungefähr 20 auf weniger als 10 mögliche Lösungen gekommen".

Derzeit verlässt sich die Halbleiterindustrie auf die FinFET-Technologie um die Miniaturisierung in der absehbaren Zukunft zu bewerkstelligen. Das gegenwärtige Denken ist, dass heutige FinFETs wahrscheinlich zwei Generationen, bis hin zu 10 nm, zum Einsatz kommen können, sagte Subramani Kengeri, Leiter von Advanced Technology Architecture bei GlobalFoundries. Dann, ab 7 nm, wird die Industrie FinFETs der nächsten Generation auf Basis von III-V-Halbleitern einsetzen.

Tatsächlich ist die Zukunft ab 10 nm und darüber hinaus unklar. Nach der International Roadmap for Semiconductors 2011 gibt es eine unüberschaubare Anzahl an möglichen Optionen für die zukünftige Halbleiterfertigung: III-V-Kanal-FinFETs, carbon nanotube FETs (CNFET), graphene nanoribbon FETs, nanowire FETs, tunnel FETs (TFET), spin FETs (SFET), IMOS, negative gate capacitance FETs, NEMS-Schalter, MOTT FETs, spin wave devices, nanomagnetic logic, excitonic FETs, BiSFETs, Spin Torque Majority Logicgates und All-Spin-Logic.

Die zukünftigen Lösungen werden wahrscheinlich neue Materialien und Fertigungsverfahren benötigen. Bei SRC gibt es ein grundlegendes Kriterium zur Eingrenzung zukünftiger Technologien: "Die vielversprechendsten Strukturen sind die, die man in den bestehenden Prozessfluss integrieren kann. Die neuen Materialen werden zusammen mit bestehenden Lösungen verwendet", so Steven Hillenius.

Aus diesem Grund könnte der Tunnel-Feldeffekttransistor (TFET) das Rennen um die FinFET-Ablösung machen. Nach Chenming Calvin Hu, Professor für Mikroelektronik an der Universität von Californien, scheint der TFET mit III-V-Halbleiterkanälen die beste Option zu sein. In TFETs wird am Source-Anschluss eine Tunnelbarriere erzeugt, die den Steuerstrom ansteigen lässt, gegenüber heutigen MOSFETs lässt sich dadurch die achtfache Leistung erzielen.

"Wahrscheinlich wir die Industrie bei 22 und 14 nm auf die aktuelle FinFET-Technologie setzen. Der früheste Einsatz von III-V-MOSFOETs wird ab dem 10-nm-Knoten erwartet, damit sei mit der Einführung von III-V-FinFETs nicht vor dem 7-nm-Knoten zu rechnen", so Suman Datta, Professor für Elektrotechnik an der Pennsylvania State University.

Im Labor hat Intel bereits TFETs basierend auf III-V-Halbleitern, wie InGaAs, hergestellt. "Bei allen TFETs handelte es sich um n-Kanaltransistoren, die Arbeit an p-Kanaltransistoren ist noch nicht sehr weit vorangeschritten. Die nächste Herausforderung besteht in schnell schaltenden p-Kanal-TFETs für komplementäre TFET-Logik. Die größte Hürde ist die Einführung von III-V-Verbindungshalbleitern in State-of-the-art-Halbleiterfabs. So müssen auf 300-, bzw. zu diesem Zeitpunkt vermutlich 450-mm-Wafern III-V-"Inseln" aufwachsen, die ein geringes Defektlevel bei einer Hochvolumenfertigung besitzen", so Datta.

"Neben TFETs könnten Siliciumnanodrähte als Erweiterung für FinFETs eingeführt werden", sagte Gary Patton, Vice President vom Semiconductor Research and Development Center bei IBM. Siliciumnanodraht-FETs sind Bauteile, in denen die klassischen Kanäle durch winzige Nanodrähte ersetzt werden.

Nanodrähte ermöglichen auch das, was als ultimative Lösung in der Halbleiterindustrie gilt: Gate-all-around (GAA) FinFETs. GAA-FETs besitzen zwei oder mehrere Gates, die von einem Nanodraht-Kanal umschlossen sind. In einem kürzlich veröffentlichten Paper demonstrierten die Universitäten von Harvard und Purdue GAA-III-V-MOSFETs mit 1, 4, 9 und 19 Nanodrahtkanälen. Einer der Schlüsselprozesse dabei ist die Ausformung von niederohmigen InGaAs-Nanodrähten.

TFETs, Nanodraht-FinFETs und GAA-FETs sind die meist diskutierten Nachfolger für die heutige CMOS-Technik. Zwei weitere vielversprechende, aber auch exotischere Ansätze, sind Kohlenstoffnanoröhren (Carbon Nanotubes) und auf Graphen basierende Bauteile.

Laut einem kürzlich erschienen Paper von H. S. Philip Wong, Professor für Elektrotechnik an der Stanford University, sind Carbon-Nanotube-FETs (CNFETs) die einzigen Feldeffekttransistoren, die das von der ITRS gesetzte Ziel beim 11-nm-Knoten übertreffen können. So können mit CNFETs drei wesentliche Herausforderungen bei kleinsten Strukturen gemeistert werden: hohe Packungsdichte, stabile n- und p-Gebiete auf einem Wafer und niederohmige Metall-Halbleiterkontakte.

Im Gegensatz zu Kohlenstoffnanoröhren besteht Graphen aus einlagigen, bienenwabenförmigen Kohlenstoffschichten. Die Technologie ist teuer und schwierig in die heutige Fertigung zu integrieren. Da Graphen keine Bandlücke besitzt, können Bauteile nicht ein- und ausgeschaltet werden. Jedoch konnten kürzlich Graphenmonooxid-Schicht hergestellt werden, die Halbleitercharakter besitzen.

Seitens der Industrie besteht Interesse an Graphen als Ersatzmaterial in Transistorkanälen. IBM demonstrierte bereits einen Graphen-FET (GFET) mit 155 GHZ und einer Kanallänge von 40 nm.

An einem anderen Ansatz arbeitet die University of Texas in Austin. Dort entwickelt man einen BiSFET, der eine um drei Größenordnungen geringere Leistungsaufnahme besitzen soll als herkömmliche CMOS-Technik. In diesem Bauteil sind eine p- und eine n-dotierte Graphenschicht durch eine dielektrische Tunnelbarriere getrennt. Jede Graphenschicht hat einen Metallkontakt und ist elektrostatisch mit einer Gateelektrode gekoppelt.

"Das Bauteil befindet sich noch in der Forschungs- und Entwicklungsphase. Während wir in der Theorie gezeigt haben, dass es funktionieren sollte, haben wir noch Probleme, die Funktion im Labor zu demonstrieren. Somit ist es noch zu früh, an eine Massenfertigung zu denken", sagte Sanjay Banerjee, Professor für Elektro- und Computertechnik und Direktor des Mikroelektronikforschungszemtrum an der University of Texas in Austin.

Forscher suchen auch nach alternativen Technologien - so weckt die All-Spin-Logik (ASL) das Interesse. ASL nutzt Magneten um nichtflüchtige binäre Daten darzustellen, während die Kommunikation zwischen den Magneten durch Spinströme ermöglicht wird.

Trotz vielversprechenden Ansätzen in der Spin-Logik und anderen zukünftigen Technologien tut sich die Industrie schwer, den richtigen Nachfolger für heutige FinFETs zu finden.

Das Halbleiterkonsortium Sematch hat bekannt gegeben, dass man wesentliche Fortschritte bei der Defektreduzierung auf Maskenrohlingen (Blanks) für die EUV-Belichtung vorweisen kann. Ein wichtiger Schritt hin zur Massenproduktion mit extremer UV-Strahlung mit einer Wellenlänge von 13,5 nm.

Techniker bei Sematech in Albany, New York, haben damit die Vorgaben für die 22-nm-Fertigung erfüllt. Sematch hat ein spezielles Programm zur Reduzierung von Defekten gestartet, um die Einführung der EUV-Belichtung voranzutreiben.

Nach zwei Jahren konnten Verbesserungen bei Abscheideanlagen, Prozessparametern und Reinigungsprozessen erzielt werden. Dabei konnten Mutilayer-Masken mit 40 Schichten und einer Rutheniumschutzschicht mit einer Fläche von 132x132 mm mit weniger als 8 Defekten pro Maske bei einer Auflösung von 50 nm hergestellt werden.

Daneben hat Sematch ein Reinigungsverfahren entwickelt, welches weniger als 20 Defekte bei einer Auflösung von 45nm ermöglicht. Zur erfolgreichen Einführung müssen Maskenblanks ein Defektlevel von weniger als 0,003 Defekten pro cm<sup>2</sup> bei einer Auflösung von 25 nm aufweisen.

(www.eetimes.com)

Wie die weltweit größte Halbleiterfoundry, die Taiwan Semiconductor Manufacturing Company (TSMC) am 17. April auf dem hauseigenen Technologie-Symposium bekannt gab, wird der Auftragsfertiger nur einen Prozess für den 20-nm-Technologieknoten anbieten.

Ursprünglich waren laut Shang-yi Chiang, Vice President von TSMC, zwei Prozesse mit 20 nm großen Strukturen geplant, ein High-performance- und ein Low-power-Prozess. Beide unter Verwendung der High-k-Metal-Gate-Technologie. Jedoch wurde im Laufe der Entwicklung deutlich, dass es zwischen beiden Prozessen keine signifikanten Unterschiede hinsichtlich der Leistung gab. Dadurch, dass die Linienbreiten mittlerweile so gering seien und physikalische Grenzen erreicht würden, bliebe nicht viel Spielraum für die Design Rules, um Gatelängen und andere notwendige Parameter entsprechend zu variieren, so Chiang weiter.

In der derzeitigen 28-nm-Fertigung bietet TSMC noch vier verschiedene Prozesse: High performance, Low power, Low power mit High-k-Metal-Gate und High performance für mobile Anwendungen. Die 20-nm-Fertigung soll bei TSMC 2013 gestartet werden, 2015 soll die Produktion der 14-nm-Technologie beginnen und erstmals Transistoren auf FinFET-Basis bieten.

Weiterhin sagte Chiang, dass man nach dem 20-nm-Knoten auch Prozesse in 16 oder 18 nm anbieten werde, wenn die 14-nm-Fertigung bis dahin nicht wirtschaftlich sichergestellt werden kann.

Probleme werden hier unter anderem bei den verfügbaren Belichtungsprozessen erwartet. Die Belichtung mit extremem Ultraviolett (EUV) wird von der Industrie bereits lange erwartet, hatte sich bis zuletzt jedoch immer weiter verzögert. Derzeit sind noch keine Lichtquellen mit der nötigen Leistung und Stabilität, wie sie für die Massenfertigung notwending sind, verfügbar. ASML, der weltweit größte Anbieter von Lithographiesystemen, arbeitet mit mehreren Entwicklern an der EUV-Technologie, und erwartet entsprechende Anlagen für die Massenproduktion für 2013 oder 2014.

Jedoch ist die Skepsis an einer zeitnahen Einführung der EUV-Belichtung, um die agressiven Zeitpläne der Hersteller zu realisieren, in der Halbleiterinustrie weiterhin groß. Nach wie vor können Fortschritte in der klassischen, auf 193 nm Wellenlänge basierenden Immersionslithografie gemacht werden, so dass diese unter Umständen beim 14-nm-Knoten zum Einsatz kommen kann. Dann vermutlich mit einer Dreifachbelichtung (triple patterning) bei den kleinsten, und einer Doppelbelichtung bei größeren Strukturen (double patterning).

(www.eetimes.com)

Forscher an der Universität von Wisconsin-Milwaukee (UWM) haben einen Halbleiter entwickelt, der auf Graphen basiert. Graphen, eine einlagige, kristalline Anordnung von Kohlenstoffatomen, wird wegen seiner hohen Elektronenmobilität ein Einsatz in der Halbleiterfertigung vorausgesagt. Bisher konnten Graphen und dessen Derivate jedoch nur als Leiter oder als Isolator hergestellt werden.

Das Team der UWM hat ein Derivat von Graphen hergestellt, bei dem in den hexagonalen Kohlenstoffringen, die das Graphen charakterisieren, Sauerstoffatome eingebaut sind. Dieser als Graphenmonooxid bezeichnete Stoff könnte den Weg für Kohlenstoff basierte Nanoelektronik bereiten.

Entdeckt wurde die Oxidverbindung bei der Forschung an hybriden Nanomaterialien, bei denen Kohlenstoffnanoröhren mit Zinnoxid-Nanopartikeln untersucht wurden, die für Sensoren entwickelt werden sollen. Dabei sollte Graphen aus Graphenoxid, einem mehrlagigen Isolator, synthetisiert werden.

Bei dem Experiment wurde das Graphenoxid erhitzt um den Sauerstoff abzuspalten, dabei ordneten sich die Graphenoxidschichten jedoch zu Graphenmonooxid um. Der Anteil an Sauerstoff kann variiert werden, das Team der UWM hat bei hohen Temperaturen vier verschiedene Materialien hergestellt, welche alle als Graphenmonooxid bezeichnet werden können.

Jetzt soll die Festigkeit des Derivats und ein möglicher Einsatz in der Halbleiterfertigung erforscht werden.

Geht es nach dem Waferhersteller Soitec S.A., könnten Chiphersteller mehrere Jahre an Entwicklungsarbeit an vollständig verarmten (fully-depleted, FD) Siliciumtransistoren überspringen, wenn diese auf Silicon-on-Insulator-Wafer (SOI) des Herstellers setzen würden. STMicroelectronics, ST-Erikson und IBM sind diesem Versprechen bereits gefolgt.

"Fully-depleted-Transistorkanäle werden für Chiphersteller schon bald notwendig sein, um den 32-nm-Technologieknoten unterschreiten zu können", so Steve Longoria, Senior Vice President der Global-Strategic-Business-Entwicklung bei Soitec. Demnach wird IBM SOI-Wafer für FinFET-Transistoren beim 14-nm-Knoten einsetzen. STMicroelectronics und ST-Erikson arbeiten derzeit mit Soitec zusammen, um 2D-Transistoren für die nächste Generation von Mobilprozessoren der 28-nm-Technologie zu entwickeln.

Eines der größten Probleme bei der fortschreitenden Miniaturisierung hin zu kleineren Strukturgrößen als 32 nm ist die ungleichmäßige Verteilung von Dotierstoffen im Kanalgebiet von Transistoren im Nanometerbereich. Um dem zu entgehen, arbeitet die Industrie an undotierten Kanälen für FD-Transistoren. Intel hat in der Vergangenheit große Anstrengungen unternommen, seine Tri-Gate-Transistoren mit vollständig verarmten Kanälen auf herkömmlichen Bulk-Wafern herzustellen. Um dies zu bewerkstelligen, ist eine seitliche Isolation der Kanäle durch eine zusätzliche Dotierung notwendig, welche Leckströme in das Substrat verhindert.

Soitec bietet zwei Arten von SOI-Wafern für FD-Transistoren. Eine für herkömmliche in Planarbauweise hergestellte Transistoren (2D), welche eine extrem dünne Siliciumschicht mit einer Abweichung von nur +/- 5 Angström bietet. Und einem extrem dünnen vergrabenen Oxid, welches als Isolationsschicht dient und Leckströme zum Substrat unterbindet, ohne die zusätzlichen Prozessschritte, die Intel bei dessen Bulk-Prozess einsetzen muss.

Die zweite Art ist speziell für FinFET-Transistoren (3D) konzipiert, wie sie IBM beim 14-nm-Prozess verwenden wird. Diese Wafer besitzen eine dickere Siliciumschicht, in der die hohen Finnen hergestellt werden können, und ein dickeres Oxid, welches die höheren Feldstärken der Multi-Gates aufnehmen kann.

Sowohl die Wafer für die 2D- als auch die Wafer für die 3D-Integration, kosten in etwa das Vierfache eines normalen Bulkwafers - was Intels Zurückhaltung beim Einsatz von SOI-Wafern erklärt. Nach Soitec werden die Kosten durch die kürzere Entwicklungszeit und die geringere Anzahl an Prozessschritten jedoch mehr als kompensiert.

"Einer unserer Wafer kostet 500 USD im Vergleich zu 120 USD für einen Bulkwafer", so Longoria. Dafür wird man durch die Prozessvereinfachungen eine gesamte Kostenersparnis vom Drei- bis Zehnfachen erzielen.

Des Weiteren werden auf SOI-Wafern hergestellte Transistoren eine um 40 % gesteigerte Leistung erzielen, beziehungsweise wird bei derselben Versorgungsspannung durch die reduzierten Leckströme die Stromaufnahme um 40 % verringert. Mit IBM und ARM arbeitet Soitec daran Spezifikationen für SOI-Wafer zu erstellen, um deren bisheriges Transistorendesign auf Transistoren mit vollständig verarmten Kanalbereichen umzustellen, um so Kurzkanaleffekte zu unterbinden.

Dem National Institute of Advanced Industrial Science and Technology (AIST) in Japan ist es gelungen, einlagige Graphenschichten auf 300-mm-Wafern aufwachsen zu lassen.

Die dazu verwendete Toolplattform AIXTRON SE BM 300 bietet ein ausgeklügeltes Gassystem zur Einleitung von Stoffen zur Vorbelegung, eine in-situ Temperaturüberwachung, eine homogene Wafertemperung und automatisches Waferhandling.

Bereits zu Beginn dieses Jahres konnten Forscher an der Universität in Texas eine Graphenabscheidung auf aufgedampften Kupferschichten in einem AIXTRON Kaltwandreaktor demonstrieren.

"Eine kontrollier- und wiederholbare gleichmäßige Graphenabscheidung auf 300-mm-Wafern ist für die Höchstintegration von auf Nanomaterialien basierenden Halbleiterbauteilen der nächsten Generation notwendig", so Dr. Ken Teo, Direktor von Nanoinstruments bei AIXTRON.

Das Team um Dr. Shintaro Sato, Gruppenleiter am AIST, will mit dieser Anlage qualitativ hochwertige, mehrlagige Graphenschichten erzeugen. Ziel ist die Herstellung von Lowpower CMOS-Feldeffekttransistoren mit einer Versorgungsspannung von unter 0,3 V.

Die Waferfertigung wird in AISTs Forschungsteam Green Nanoelectronics Center (GNC) innerhalb des Forschungsprojekts "Development of Core Technologies for Green Nanoelectronics" stattfinden. Das GNC wurde im April 2010 gegründet und umfasst Forschung und Industrie.

(www.elektroiq.com)

Graphen ist eine Modifikation des Kohlenstoffs mit zweidimensionaler Struktur und besitzt einige außergewöhnliche Eigenschaften. Das Material ist äußerst steif und fest und bietet die höchste je gemessene Zugfestigkeit, wegen seiner hohen elektrischen Leitfähigkeit wird derzeit geforscht, ob Graphen Silicium als Transistormaterial ablösen könnte. Während Transistoren auf Siliciumbasis Taktraten bis etwa 5 GHz erreichen, gelang es IBM 2010 einen 100-GHz-Transistor auf Graphenbasis herzustellen - 500 bis 1000 GHz sind nach aktuellem Kenntnisstand denkbar.

Die Advanced Technology Investment Company (ATIC), alleiniger Anteilseigner von Globalfoundries, und der Freistaat Sachsen werden zu gleichen Anteilen über die nächsten zwei Jahre insgesamt 4,8 Mio USD in die TwinLabs zur Forschung und Entwicklung von 3D-integrierten Schaltkreisen investieren.

In dieser Partnerschaft werden zwei Forschungslabore am Masdar Institute of Science and Technology in Abu Dhabi und an der Technischen Universität in Dresden unterhalten.

Während Globalfoundries eine seiner Waferfabs in Dresden betreibt, ist ATIC eine hunderprozentige Tochtergesellschaft der Mubadala Development Company welche als Staatsfonds von Abu Dhabi dient.

ATIC und Sachsen verpflichteten sich, die beiden Labore über die nächsten zwei Jahre mit je 2,4 Mio USD aufzubauen. Beide Standorte werden dieselbe Größe besitzen und 10 bis 12 Studenten und Doktoranden beschäftigen, die sich primär mit Themen zur dreidimensionalen Chip-Integration auseinandersetzen werden.

Eine Gruppe in Abu Dhabi wird an der "dreidimensionalen Integration von Mikroelektronik mit minimalem Energieverbrauch" arbeiten, welche bei einer Vielzahl von Anwendungen wie Telekommunikation und Datenspeicherung zur Anwendung kommt. In Dresden wird man sich mit 3D-Chipstacking, dem vertikalen Stapeln von Einzelchips, und der Silicium-Durchkontaktierung (through silicon vias, TSV) befassen. Das Ziel ist es, Designs für Hochgeschwindigkeitsschnittstellen zwischen mehreren Chips in einem Chipstack zu entwerfen.

(www.eetimes.com)

Der Chiphersteller Amlogic hat eine Familie von Dualcore-SoCs entwickelt, die auf dem Cortex-A9-Prozessor von ARM basiert.

Die Chips aus der AML8726-MX-Reihe vereinen einen Cortex-A9-Zweikernprozessor, der mit 1,5 GHz arbeitet, und einen Mali400-Grafikkern. Anwendungsbereich werden Tablets, Settop-Boxen und Mobilgeräte sein. Die SoCs beherbergen Amlogics eigenen Videoprozessor für hochauflösende Filme. Gefertigt werden die Chips in 40-nm-Technologie.

Es handelt sich hierbei um Amlogics dritte Chip-Generation die auf dem Cortex-A9 basiert. Laut John Zhong, CEO von Amlogic, wird man mit diesem Dualcore-Design dieselbe Leistung erzielen, wie Mitbewerber mit Dreikernlösungen.

Erste Chips wurden bereits gefertigt, Entwicklerplattformen auf Basis von Android 4.0.3 Ice-Cream-Sandwich werden ab Ende April verfügbar sein. Ebenso ist ein Einsatz unter Linux 3.X möglich.

(www.eetimes.com)

UBM TechInsights (UBM TI) hat Intels kommenden Prozessor auf Basis der Ivy-Bridge-Mikroarchitektur einem Teardown unterzogen.

Die Ivy-Bridge-Chips sind Intels erste in 22 nm gefertigte Prozessoren mit FinFET-Technologie. Laut Intels Partnern soll die neue Prozessorfamilie am 23. April auf den Markt kommen.

UBM TI konnte jetzt einen Ivy-Bridge-Prozessor vom Typ Core i5-3550 mit 3,3 GHz genauer unter die Lupe nehmen. Die Diegröße beträgt 170 mm² und ist somit 38 mm² kleiner als bei den aktullen Sandy-Bridge-CPUs.

Bei ersten Untersuchungen anayliserte UBM TI die Gates der Transistoren, und ermittelte hierbei einen Gate-Pitch von 90 nm in SRAM-Bereichen und eine Gatelänge von 22 nm in Logikbereichen. Während die meisten Halbleiterhersteller den nächsten wichtigen und langlebigen Technologieknoten bei 28 nm sehen - Altera und Xilinx fertigten bereits FPGAs in 28 nm, AMD und Qualcomm lassen Chips in 28-nm-Technologie bei Foundrys fertigen - setzt Intel auf 22 nm mit Multigatetransistoren. Diese von Intel als 3D-Transistoren bezeichneten Bauelemente sollen vor allem den Stromverbrauch senken, eine der größten Herausforderungen bei der Entwicklung aktueller Mikrochips.

Am 4. Mai will UBM TI einen vollständigen Bericht über Intels Ivy-Bridge-Prozessoren veröffentlichen, in dem die Prozesstechnologie, embedded RAM, Logikzellen und Transistoren mit hochauflösenden Bildern dokumentiert sind. Bei der Analyse werden SEM-, TEM- und Röntgenuntersuchungen zum Einsatz kommen.


Intel Ivy Bridge FinFET TEM Crossection
TEM-Querschnitt eines Ivy-Bridge-Chips, aufgenommen von UBM TechInsights. Zu sehen sind die 3D Transistoren.

(www.eetimes.com)

Der Prozessorhersteller Netronome Systems hat bekannt gegeben, dass seine nächste Generation von Prozessoren, die auf der Datenfluss-Architektur basieren, in Intels 22-nm-FinFET-Prozess gefertigt wird.

Die Zusammenarbeit mit Intel hat bereits 2007 begonnen, neben Achronix Semiconductor und Tabula ist Netronome damit ein weiterer Hersteller von Halbleiterkomponenten, der mit Intel kooperiert. Intel selbst bezeichnet die eigenen FinFET-Transistoren als Trigate, bei denen ein dreidimensionaler Siliciumsteg auf dem Substrat vom Gate von drei Seiten umschlossen wird.

Netronomes Flowprozessoren werden unter anderem für Netzwerk- und Sicherheitsanwendungen eingesetzt, bei denen Datenraten bis zu 100 GBit/s erreicht werden. Das Design von Netronomes Prozessoren ist eng an Intels Prozessorarchitektur angelehnt, für die aktuelle Prozessorgeneration wurde bereits 2007 ein Lizenzabkommen geschlossen, 2011 wurde die Volumenproduktion gestartet. Die nächste Generation wird in Intels 22-nm-Prozess gefertigt, die Auslieferung soll 2013 beginnen.

Laut Netronome sollen mit Intels Architektur neue Bestwerte hinsichtlich Leistung, Stromverbrauch und Kosten bei Netzwerk- und Sicherheitsanwendungen erreicht werden.

Durch das Abkommen mit Intel erhält Netronome auch Zugang zu Designtools wie Intel EDA (Electronic Design Automation) und proprietärer Modellierungssoftware. Intel bietet Partnern Unterstützung bei der Produktentwicklung (design-for-manufacturing), testgerechte Schaltungsentwürfe (design-for-test), Zuverlässigkeitsmodelle (design-for-reliability) sowie dem Packaging und der Endmontage.

(www.eetimes.com)

Wikipedia schrieb:

Eine Datenfluss-Architektur ist eine alternative Rechnerarchitektur zur sogenannten von-Neumann-Architektur, nach der die allermeisten heute gängigen Rechner implementiert sind. Ein nach der Datenfluss-Architektur implementierter Rechner heißt Datenflussrechner. Datenflussrechner versuchen, die Möglichkeiten der Parallelverarbeitung ihrer Rechenaufträge durch das nebenläufige Ausführen einer Vielzahl von Threads auszunutzen. (Datenfluss-Architektur)

Ein Blick in die vergangene Entwicklung und in aktuelle Daten von Gartner zeigt, dass die Investitionen in Anlagen für die Lithografie gemessen am Gesamtvolumen für Halbleiterequipment weiterhin hoch sind.

So stieg der Anteil für Lithografietools von 2007 bis 2010 von 19,6 auf 21,1 %, langfristig wird ein Anteil von 25 % erwartet. Durch die zunehmende Verbreitung von Immersionsbelichtung mit Multipatterning und Fortschritte bei der Herstellung von EUV-Anlagen soll sich der durchschnittliche Verkaufspreis einer Belichtungsanlage von 20,1 Mio. USD in 2011 auf 22,1 Mio. USD in 2012 erhöhen.

Bei der Ionenimplantation konnte ein Wachstum um 0,4 % auf 3,8 % in 2011 erreicht werden, für 2012 werden keine Veränderungen erwartet.

Für Ätzanlagen wurde 2011 ein Anteil von 13,8 % erreicht, langfristig erwartet man einen Anstieg, spätestens mit der Einführung der EUV-Belichtung. Trotz der Verbreitung von Doublepatterning-Prozessen mit mehrfachen Belichtungs- und Ätzschritten (lith-etch-litho-etch, LELE) bei neuesten DRAM- und Logikschaltungen, mit der sich die Anzahl der Ätzschritte verdoppelt, konnten im Vergleich zu 2010 keine erhöhten Investitionen festgestellt werden.

Ein starker Anstieg konnte im Zeitraum von 2007 bis 2011 bei Anlagen zur Waferreinigung mittels Spray-Cleaning verzeichnet werden. Der Investitionsanteil stieg hier von 2,4 auf 5,8 %. Single-Wafer-Spray-Cleans machen derzeit einen Anteil von 99 % aus. Auf Grund der zunehmenden Komplexität der Schaltungen kann nur so eine hohe Ausbeute (Yield) erzielt werden.

Bei Abscheideanlagen macht die chemische Gasphasenabscheidung (CVD) nach wie vor den größten Teil aus, dieser ging jedoch von 62 % in 2010 auf 58 % im vergangenen Jahr zurück. Unverändert blieben die Anteile an PVD (physikalische Gasphasenabscheidung) und elektrochemischer Abscheidung (ECD). Leichte Zugewinne gab es bei der Atomlagenabscheidung (ALD), welche für High-k-Dielektrika und Metal-Gate-Prozesse zur Anwendung kommt.

(www.electroiq.com)

Laut dem Marktforschungsinstitut IC Insights konnte On Semiconductor durch den Erwerb von Sanyos Halbleitersparte im vergangenen Jahr die Verkäufe um 49 % steigern und damt in die Liste der Top 25 Halbleiterhersteller aufsteigen. Qualcomm lieferte 2011 73 % mehr Chips für Smartphones aus und konnte so im gesamten Halbleitergeschäft um 38 % zulegen.

Trotz des Verkaufs der Handysparte an Intel im vorvergangenen Jahr, konnte auch Infineon 2011 ein Wachstum von 29 % erreichen. Verluste machten vor allem die Speicherhersteller, darunter Micron, Hynix und Elpida. Auf Grund des schwachen DRAM-Markts musste Elpida am 27. Februar 2012 einen Insolvenzantrag stellen.

Obwohl 15 der Top 25 Halbleiterhersteller im vergangenen Jahr geringere Verkäufe erzielten, konnten die Top 10 ein Wachstum um 7 % gegenüber 2010 verbuchen. Durch die Übernahme von Infineons Wirelessgeschäft konnte Intel (+24 %) seine Führung vor Samsung (+3 %) weiter ausbauen.

Die größten Sprünge in der Liste machten Qualcomm (2010: 10; 2011: 7) und Nvidia (2010: 23; 2011: 18). Elpida verlor sechs Plätze und steht nun an Position 19.

Sales Leaders
Sales Leaders by growth rate

Auf dem ACM International Symposium on Physical Design (ISPD) in Napa, USA, wurden in der vergangenen Woche Möglichkeiten zur Umsetzung der 8-nm-Fertigung diskutiert. Sicher ist schon jetzt, dass der Weg dorthin auf Grund dreier konkurierender Belichtungsverfahren, die für die Massenproduktion tauglich gemacht werden müssen, nicht einfach wird.

Burn Lin, Sprecher des Symposiums und ehemaliger Mitarbeiter von TSMC, sagte jedoch, dass man mit einem der drei Verfahren die Hürden der 8-nm-Design-Rules überwinden wird. Bei den Belichtungsverfahren handelt es sich um eine 193-nm-Immersions-Lithografie unter Zuhilfenahme von Multipatterning, EUV-Belichtung sowie die Elektronenstrahlbelichtung.

Nach Lin ist die "klassische" Belichtung mit tiefem UV-Licht dabei die vielversprechenste Lösung, wenn die Entwicklungskosten in Grenzen gehalten werden können. Die Belichtung mit extremem UV und einer Wellenlänge von 13,5 nm konnte bereits erfolgreich zur Herstellung von Strukturen unter 20 nm eingesetzt werden, benötigt jedoch noch bessere Fokussierungsmechanismen und stärkere Lichtquellen.

Mit der Elektronenstrahllithografie können schon heute Strukturen in 8 nm hergestellt werden, das Verfahren ist jedoch sehr langsam und bietet somit nur einen geringen Durchsatz. Letzteres könnte durch den Einsatz tausender parallel arbeitender Elektronenstrahlen drastisch erhöht werden, jedoch müssen noch Fortschritte bei der Zuverlässigkeit der Anlagen, der Uniformität und Genauigkeit gemacht werden.

(www.eetimes.com)

Wie der weltweit größte Auftragsfertiger, die Taiwan Semiconductor Manufacturing Company (TSMC), bekannt gab, wurde gestern der Grundstein für die nächste Gigafab - Fab 14 (Abschnitt 5) - im South Taiwan Science Park in Tainan, Taiwan, gelegt.

Mit Fab 14 errichtet TSMC bereits die zweite Fabrik sowohl für 300-mm-Wafer als auch für die 20-nm-Technologie, welche im Frühjahr 2014 mit der Volumenproduktion beginnen soll. Bereits ein Jahr zuvor sollen in Fab 12 in Hsinchu die ersten Wafer mit 20-nm-Technologie vom Band laufen. Im Endausbau (Abschnitt 6) wird Fab 14 eine Reinraumfläche von 87.000 m² bieten, so groß wie 11 Fußballfelder und damit 4-mal größer als typische 300-mm-Fabs. Das Investitionsvolumen von TSMC wird 2012 ca. 6 Mrd. USD betragen.

Die Volumenproduktion in Fab 14 wurde bereits 2004 in Abschnitt 1 gestartet, bislang sind Abschnitt 1 bis 4 mit einer Gesamtkapazität von 2,2 Mio. Wafern pro Jahr und einem Umsatz von 6 Mrd. USD in Betrieb. Mit  Abschnitt 5 und 6 soll die bisherige Kapazität verdoppelt werden. Derzeit beschäftigt TSMC 4600 Mitarbeiter in Fab 14, die beiden neuen Abschnitte sollen 4500 neue Stellen schaffen.

(www.eetimes.com)