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Thema: Mit SOI zu kleineren Strukturgrößen

Geht es nach dem Waferhersteller Soitec S.A., könnten Chiphersteller mehrere Jahre an Entwicklungsarbeit an vollständig verarmten (fully-depleted, FD) Siliciumtransistoren überspringen, wenn diese auf Silicon-on-Insulator-Wafer (SOI) des Herstellers setzen würden. STMicroelectronics, ST-Erikson und IBM sind diesem Versprechen bereits gefolgt.

"Fully-depleted-Transistorkanäle werden für Chiphersteller schon bald notwendig sein, um den 32-nm-Technologieknoten unterschreiten zu können", so Steve Longoria, Senior Vice President der Global-Strategic-Business-Entwicklung bei Soitec. Demnach wird IBM SOI-Wafer für FinFET-Transistoren beim 14-nm-Knoten einsetzen. STMicroelectronics und ST-Erikson arbeiten derzeit mit Soitec zusammen, um 2D-Transistoren für die nächste Generation von Mobilprozessoren der 28-nm-Technologie zu entwickeln.

Eines der größten Probleme bei der fortschreitenden Miniaturisierung hin zu kleineren Strukturgrößen als 32 nm ist die ungleichmäßige Verteilung von Dotierstoffen im Kanalgebiet von Transistoren im Nanometerbereich. Um dem zu entgehen, arbeitet die Industrie an undotierten Kanälen für FD-Transistoren. Intel hat in der Vergangenheit große Anstrengungen unternommen, seine Tri-Gate-Transistoren mit vollständig verarmten Kanälen auf herkömmlichen Bulk-Wafern herzustellen. Um dies zu bewerkstelligen, ist eine seitliche Isolation der Kanäle durch eine zusätzliche Dotierung notwendig, welche Leckströme in das Substrat verhindert.

Soitec bietet zwei Arten von SOI-Wafern für FD-Transistoren. Eine für herkömmliche in Planarbauweise hergestellte Transistoren (2D), welche eine extrem dünne Siliciumschicht mit einer Abweichung von nur +/- 5 Angström bietet. Und einem extrem dünnen vergrabenen Oxid, welches als Isolationsschicht dient und Leckströme zum Substrat unterbindet, ohne die zusätzlichen Prozessschritte, die Intel bei dessen Bulk-Prozess einsetzen muss.

Die zweite Art ist speziell für FinFET-Transistoren (3D) konzipiert, wie sie IBM beim 14-nm-Prozess verwenden wird. Diese Wafer besitzen eine dickere Siliciumschicht, in der die hohen Finnen hergestellt werden können, und ein dickeres Oxid, welches die höheren Feldstärken der Multi-Gates aufnehmen kann.

Sowohl die Wafer für die 2D- als auch die Wafer für die 3D-Integration, kosten in etwa das Vierfache eines normalen Bulkwafers - was Intels Zurückhaltung beim Einsatz von SOI-Wafern erklärt. Nach Soitec werden die Kosten durch die kürzere Entwicklungszeit und die geringere Anzahl an Prozessschritten jedoch mehr als kompensiert.

"Einer unserer Wafer kostet 500 USD im Vergleich zu 120 USD für einen Bulkwafer", so Longoria. Dafür wird man durch die Prozessvereinfachungen eine gesamte Kostenersparnis vom Drei- bis Zehnfachen erzielen.

Des Weiteren werden auf SOI-Wafern hergestellte Transistoren eine um 40 % gesteigerte Leistung erzielen, beziehungsweise wird bei derselben Versorgungsspannung durch die reduzierten Leckströme die Stromaufnahme um 40 % verringert. Mit IBM und ARM arbeitet Soitec daran Spezifikationen für SOI-Wafer zu erstellen, um deren bisheriges Transistorendesign auf Transistoren mit vollständig verarmten Kanalbereichen umzustellen, um so Kurzkanaleffekte zu unterbinden.