High-k Metal Gate
High-k Metal Gate (HKMG) beschreibt den Aufbau der Gateelektrode bzw. des Isolationsmaterials in einem Transistor. High-k bezeichnet dabei das Dielektrikum mit einem höheren k-Wert als Siliciumdioxid (z.B. Hafniumoxid, HfO2), das Metal Gate die Elektrode, über die der Transistor gesteuert wird.
Auf Grund der einfachen Abscheidung und Strukturierbarkeit von Polysilicium, wurde das Gate in Transistoren lange Zeit aus diesem Material hergestellt. Durch die fortschreitende Miniaturisierung genügt es jedoch nicht mehr den technologischen Anforderungen (bspw. in Bezug auf Kapazitäten), so dass ab etwa 45-32 nm eine Gateelektrode aus Metal zum Einsatz kommen muss. Das Polysilicium wird dabei jedoch nicht unbedingt vollständig ersetzt, ggf. kommt auch amorphes Silicium anstelle von Polysilicium zum Einsatz. Die HKMG-Technologie erlaubt im Wesentlichen drei verschiedene Herstellungsstrategien, welche unterschiedliche Vor- und Nachteile haben.
- Gate First (auch MIPS, metal inserted poly-silicon)
- Gate Last (auch RMG, replacement metal gate oder RG, replacement gate)
- FUSI (fully silicided gate)
First und Last bezieht sich auf den Zeitpunkt der Abscheidung der Gateelektrode, vor (first) oder nach (last) der Hochtemperaturaktivierung der Source- und Draingebiete. Der zunächst vielversprechende FUSI-Prozess wird heute nicht mehr als Alternative angesehen, da die Schwellspannung, ab der der Transistor durchschaltet, durch die Silicidierung nur schwer zu kontrollieren ist.
Beim Gate-First-Prozess können zur Einstellung der Schwellspannung dünne Schichten aus Aluminiumoxid (Al2O3, pMOS) bzw. Lanthanoxid (LaO, nMOS) zum Einsatz kommen. Auf diesen Schichten wird dann das eigentliche Metal Gate, gewöhnlich aus Tantalnitrid oder Titannitrid, abgeschieden. Abschließend kann dann noch eine Schicht polykristallines oder amorphes Silicium aufgebracht werden. Auf Grund der Schwierigkeit, eine definierte Schwellspannung zu realisieren, sind jedoch viele alternative oder zusätzliche Materialien möglich. Auch ein sogenanntes dual gate oxid ist möglich.
Der Vorteil beim Gate-First-Prozess ist die Reihenfolge, in der sowohl das Dielektrikum als auch der Metal-Gate-Filmaufbau abgeschieden werden. Hier gibt es keine Unterschiede zum Prozessfluss der bisherigen Technologie mit Polygate. Da jedoch erst nach der Gateabscheidung die Source- und Draingebiete implantiert werden, ist auch das HKMG den Hochtemperaturschritten ausgesetzt, in denen die Dotierungen aktiviert werden. Dadurch ist eine kontrollierte Schwellspannung nur schwer zu realisieren, und der Filmaufbau relativ komplex. In Low-power-Produkten oder dynamischen Speichern ist die Schwellspannung jedoch nicht so kritisch, so dass der Gate-First-Prozess hier eingesetzt werden kann.
Beim Gate-Last-Prozess wird das Metal Gate erst nach der Aktivierung von Source und Drain hergestellt, das High-k-Material kann ebenfalls im Anschluss abgeschieden werden, aber auch vor der Dotierung. Auf Grund der Hochtemperaturschritte zur Aktivierung der Dotiergebiete ist vor allem bei dünnen Isolationsschichten eine spätere Abscheidung von Vorteil. Da zur Einstellung der Kanallänge, d.h. während der Source-/Drainimplantation, zunächst ein Dummygate aus Polysilicium abgeschieden wird, welches nach der Aktivierung durch das Metal Gate ersetzt wird, bezeichnet man diesen Prozess auch als Replacement-Metal-Gate-Technologie (RMG).
Beim Gate-Last-Prozess kommen gewöhnlich Titannitrid (TiN, pMOS) bzw. Titanaluminiumnitrid (TiAlN, nMOS) als Gateelektrode zum Einsatz. Zunächst werden die Metalle in einer sehr dünnen Schicht, noch vor dem Dummygate, auf dem High-k-Dielektrikum abgeschieden. Diese sogenannten top interface layer (TIL) schützen das Dielektrikum, wenn das Polygate nach der Source-/Drainimplantation in einem Ätzschritt entfernt wird. Anschließend werden die Gateelektroden mit TiN/TiAlN aufgefüllt.
Der große Vorteil beim RMG-Prozess ist, dass das Metal Gate (und auch das High-k-Dielektrikum, sofern nach der Implantation abgeschieden) keinen hohen Prozesstemperaturen ausgesetzt wird. Dadurch ist eine geringere Schwellspannung realisierbar. Jedoch ist die Prozessabfolge komplexer, da für n- und pMOS-Transistoren unterschiedliche Metal Gates eingesetzt werden müssen um eine korrekte Arbeitsweise der Transistoren zu gewährleisten. Dadurch sind einige kritische Prozessschritte notwendig wodurch die Design Rules (d.h. die Vorgaben für das Layout der Schaltung) strenger sind. So muss bspw. ein 1D-Design eingehalten werden, bei dem alle Gates in dieselbe Richtung angeordnet sind. Auf Grund von Grenzen in der Lithografie mit 193 nm Wellenlänge ist diese Designvorgabe ab etwa 28-22 nm jedoch obligatorisch.
Da zur Reinigung der Waferoberfläche u.a. Schwefelsäure zum Einsatz kommt, muss sichergestellt sein, dass sowohl das High-k-Material als auch das Metal Gate vollständig von einer Passivierung umgeben sind, da die Säure die Materialien stark angreift.