Halbleitertechnologie von A bis Z

Alles über Halbleiter und die Waferfertigung

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11 nm

Gemäß der International Technology Roadmap for Semiconductors (ITRS) folgt die 10-nm-Technologie auf die 14-nm-Technologie. Als 10-nm-Klasse werden alle Chips bezeichnet, die mit einer Größe von 10–19 nm gefertigt werden. 2016 befindet sich die 10-nm-Fertigung noch in der Entwicklung.

Ursprünglich wurde diese Technologie von der ITRS als 11-nm-Technologie bezeichnet. In der Ausgabe von 2007 wurde für das Jahr 2022 ein DRAM-Half-Pitch von 11 nm prognostiziert. Da auch zum aktuellen Zeitpunkt die EUV-Lithografie noch nicht für die Massenfertigung bereit ist, kommt die klassische Immersionslithografie mit einer Wellenlänge von 193 nm und Multi-Patterning zum Einsatz.

Nach der International Technology Roadmap for Semiconductors (ITRS) kann bei diesem Technologieknoten keine auf Silicium basierende CMOS-Technologie garantiert werden. Die Gatelänge wird weniger als 6 nm betragen, die korrespondierende Dicke des Gateoxids beträgt dann nur noch eine Atomlage, wodurch Tunneleffekte eine signifikante Rolle spielen werden.

Somit könnten III-V-Halbleiter oder Kohlenstoffnanoröhren für CMOS-Schaltungen genutzt werden. Denkbar sind auch alternative Schaltungen, basierend auf Molekularelektronik, Spintronik oder Einzelelektronentransistoren.

Durch den ausgiebigen Einsatz von porösen Ultra-Low-k-Materialien wird die Fertigung mit herkömmlicher Immersionslithografie, Ätzprozessen und chemisch mechanischem Polieren erschwert.

Technologiedemos

Im April 2015 kündigte TSMC die Fertigung für Ende 2016 an.

Am 23. Mai 2015 zeigte Samsung einen 300-mm-Wafer mit 10-nm-FinFET-Chips

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