Halbleitertechnologie von A bis Z

Alles über Halbleiter und die Waferfertigung

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22 nm

Der 22-nm-Technologieknoten ist ein Herstellungsprozess, der in der CMOS-Fertigung auf den 32-nm-Knoten folgt. Der typische Half-Pitch in einer Speicherzelle mit dieser Technologie beträgt 22 nm. Halbleiterhersteller demonstrierten den Prozess erstmals 2008 in Speicherzellen, Prozessoren für den Endkundenmarkt kamen im April 2012 auf den Markt.

Nach der International Technology Roadmap for Semiconductors (ITRS, FEoL Process Update 2006) beträgt die Equivalent oxide thickness hierbei mindestens 0,5 nm. Wie auch in der 32-nm-Fertigung wird auch in 22 nm Double patterning mit Immersionslithografie zum Einsatz kommen. Die ITRS prognostizierte, dass nicht mehr nur ein planarer Aufbau der Bauteile erfolgen wird, sondern sogenannte FinFETs (auch Dual-(Tetrode) oder Tri-Gate) zum Einsatz kommen werden, da man sich so einen vergrößerten Kanalbereich zu Nutze machen kann. Jedoch ist dies auch mit einem wesentlich höheren Herstellungsaufwand verbunden. Intel nutzt diese Transistoretechnologie erstmal bei Mikroprozessoren mit dem Codename Ivy Bridge.

Ebenso muss nach der ITRS das erste Zwischenoxid (CVD-SiO2) nach der Transistorebene (pre-metal dieletric) durch ein poröses Low-k-Material ersetzt werden, wodurch jedoch zusätzliche Schwierigkeiten bei der Integration auftreten, da diese porösen Materialien anfällig für Plasmaprozesse sind.

Technologiedemos:

Am 18. August 2008 meldeten AMD, Freescale, IBM, STMicroelectronics, Toshiba und das College of Nanoscale Science and Engineering (CNSE), dass sie gemeinsam eine SRAM-Speicherzelle in 22 nm entwickelt und in einem herkömmlichen 6-Transistor-Layout auf einem 300 mm Wafer gefertigt haben. Die Größe der Zelle betrug dabei 0,1 µm2 und wurde mit Immersionslithografie belichtet.

Der 22-nm-Prozess könnte der erste Technologieknoten sein, bei dem die Gatelänge nicht mehr kleiner ist als es die Technologie vorgibt. So geht man von einer typischen Gatelänge von 25 nm aus.

Am 22. September 2009 zeigte Intel auf dem Intel Developer Forum (IDF) einen 22 nm Wafer und kündigte eine Verfügbarkeit der Chips Ende 2011 an. Die Größe der Zelle betrug hierbei nur 0,09 µm2 (zu diesem Zeitpunkt die kleinste SRAM-Zelle). Zum Einsatz kam erstmals Intel eigener 3D Tri-Gate-Prozess.

Im ersten Quartal 2011 will Intel Solid State Drives (SSD) in 25 nm auf den Markt bringen.

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