Halbleitertechnologie von A bis Z

Der grundlegende Aufbau und die Funktionsweise eines FinFET unterscheiden sich nicht von einem herkömmlichen MOS-Feldeffekttransistor. So gibt es auch hier einen Source- und Drainanschluss, über die der Stromfluss erfolgt. Die Steuerung des Transistors regelt eine Gateelektrode. Im Gegensatz zum klassischen, in Planarbauweise hergestellten Feldeffekttransistor wird der Kanal zwischen Source und Drain jedoch als dreidimensionale Struktur auf dem Siliciumsubstrat erzeugt, so dass die Gateelektrode diesen von mehreren Seiten umschließen kann. So wird ein wesentlich besseres elektrisches Verhalten ermöglicht: Leckströme können reduziert und Steuerströme besser kontrolliert werden.

Die dreidimensionale Struktur erzeugt jedoch auch neue parasitäre Kapazitäten und minimale Abmessungen (engl. critical dimension), die optimiert werden müssen. Die Gatelänge wird in einem FinFET parallel zum Kanal gemessen, während die Weite des Gates der doppelten Finnenhöhe plus der Finnenbreite entspricht. Die Höhe des Kanals limitiert den Steuerstrom und die Gatekapazität, die Breite beeinflusst die Durchbruchspannung und Kurzkanaleffekte und die daraus resultierenden Größen wie den Stromverbrauch.

Einordnung

Der FinFET ist keine Zukunftstechnik mehr, sondern hat eine abgeschlossene Epoche geprägt. Nachdem er jahrzehntelang erforscht worden war, kam er 2011 erstmals in die Serienfertigung und war über ein Jahrzehnt die Standardbauform aller leistungsfähigen Prozessoren. An den kleinsten Strukturen ist er inzwischen selbst abgelöst worden: Wird die Finne immer schmaler und höher, lässt sie sich mechanisch kaum noch beherrschen, und die Weite des Gates ist nur in Stufen einstellbar – sie ergibt sich aus der Anzahl der Finnen und lässt sich nicht stufenlos wählen. Der Nachfolger löst beide Probleme, indem er die Finne umlegt (siehe Vom FinFET zum Nanosheet).

Im Folgenden wird der Aufbau eines Multigate-Transistors mit drei Gates (Tri-Gate) im Bulk-Prozess beschrieben.

1. Substrat

Grundlage für einen FinFET ist, wie für jeden Siliciumtransistor, ein schwach p-dotiertes Siliciumsubstrat.

2. Hartmaske

Auf das Substrat wird eine Hartmaske aufgebracht, meist ein Stapel aus Oxid und Siliciumnitrid. Sie überträgt später das Lithografiemuster deutlich verlustärmer in das Silicium als ein reiner Lackprozess.

3. Fin-Lithografie

Fotoresist wird zu schmalen Streifen strukturiert, welche die Lage und Breite der späteren Finnen festlegen. Die Finnenbreite lag bei den ersten Serienprozessen bei 10 bis 15 nm und ist seither auf wenige Nanometer gesunken; die Höhe sollte idealerweise dem Doppelten oder mehr entsprechen. So schmale Stege lassen sich nicht mehr direkt belichten, sie entstehen über Multipatterning: Die Finnenbreite ergibt sich aus der Dicke einer abgeschiedenen Schicht, nicht aus einer Maske.

4. Fin-Ätzung

In einem stark anisotropen Trockenätzschritt werden die freistehenden Finnen in das Siliciumsubstrat geätzt. Beim Bulk-Prozess muss die Ätzung mit Festzeit erfolgen, da anders als bei einem SOI-Substrat keine Stoppschicht im Silicium Aufschluss über die erreichte Tiefe gibt.

5. Hartmaske entfernen

Lack und Hartmaske werden entfernt. Die frei geätzten Finnen stehen bereit für die Isolation.

6. STI-Oxid

Zur Isolation folgt eine Oxidabscheidung (Shallow Trench Isolation, STI), die ein gutes Füllverhalten von schmalen, tiefen Gräben erlauben muss – sie überfüllt die Gräben zwischen den Finnen dabei vollständig.

7. STI-Planarisierung

Mittels chemisch-mechanischem Polieren wird das Oxid eingeebnet. Die Hartmaske dient dabei als Stoppschicht.

8. STI-Recess

In einem weiteren Ätzschritt mit Festzeit wird das Oxid gezielt zurückgeätzt, bis die Finnen auf der gewünschten Höhe aus dem Oxid herausragen – die für den FinFET charakteristische dreidimensionale Struktur entsteht. Zurück bleibt eine seitliche Isolation zwischen den Finnen. Da diese über das Substrat weiterhin in Kontakt stehen, muss ein Dotierschritt erfolgen, durch den die Siliciumstege elektrisch voneinander isoliert werden (nicht dargestellt). Alternativ kann das Oxid in einem Hochtemperaturschritt in den Bodenbereich der Finnen hineinwachsen, sodass die Kanäle vom Siliciumsubstrat isoliert werden. In der Serienfertigung hat sich der erste Weg durchgesetzt: Unterhalb der Finne wird gezielt hoch dotiert, sodass sich dort kein leitender Pfad ausbilden kann.

9. Gate-Dielektrikum

Auf den freiliegenden Finnenflanken wird das Gatedielektrikum erzeugt, um den Kanalbereich von der Gateelektrode zu isolieren. In der Serienfertigung ist das kein thermisch gewachsenes Oxid mehr, sondern eine per Atomlagenabscheidung aufgebrachte Schicht aus Hafniumdioxid auf einer dünnen Zwischenlage aus Siliciumdioxid. Nur die Atomlagenabscheidung bedeckt eine hohe, schmale Finne gleichmäßig an allen drei freiliegenden Seiten.

10. Dummy-Gate

Als eigentliches Gatematerial dient später ein Metall, dessen Austrittsarbeit so gewählt wird, dass sich die gewünschte Schwellspannung ergibt – für n- und p-Kanal-Transistoren jeweils ein anderes Metall. Weil dieses Metall die späteren Hochtemperaturschritte nicht überstehen würde, wird es erst ganz zum Schluss eingebaut. Zunächst setzt man ein Platzhaltergate aus Polysilicium, das hier konform abgeschieden wird und die Finnen bereits vollständig umschließt. Alle heißen Prozessschritte laufen mit diesem Platzhalter, der anschließend wieder entfernt wird (Schritt 18). Dieses Vorgehen heißt Gate-Last- oder Replacement-Gate-Verfahren.

11. Gate-Lithografie

Ein Lackstreifen quer über den Finnen legt zusammen mit einer Hartmaske Lage und Länge des Gates fest – senkrecht zur hier gezeigten Schnittebene.

12. Dummy-Gate-Ätzung

Überschüssiges Polysilicium wird durch reaktives Ionenätzen entfernt. Übrig bleibt der Dummy-Gate-Stapel, der die Finnen weiterhin von drei Seiten umschließt.

13. Spacer

Ein Nitrid-Spacer wird konform abgeschieden und anisotrop rückgeätzt, sodass er als Abstandshalter an den Gate-Flanken stehen bleibt. Er schützt die Flanken in den folgenden Schritten und legt später den Abstand zwischen Gate und Source/Drain-Kontakten fest. Eine ähnliche Nitridschicht zwischen Finne und Gate kann außerdem gezielt genutzt werden, um den Einfluss des oberen Gate-Segments auf den Kanal zu unterbinden, falls nur die seitliche Steuerung erwünscht ist.

14. Source/Drain-Recess

Außerhalb des Gates – im Schnitt durch den späteren Source/Drain-Bereich – wird die Finne gezielt abgesenkt, um Platz für die nachfolgende Epitaxie zu schaffen. Source und Drain liegen dabei entlang derselben Finne: einmal vor und einmal hinter dem Gate, in Stromflussrichtung. Jede einzelne Finne bildet also für sich einen vollständigen Kanal mit eigenem Source- und Drain-Gebiet an ihren beiden Enden – bei mehreren parallelen Finnen unter einem gemeinsamen Gate trägt demnach jede Finne sowohl zu Source als auch zu Drain bei, nicht etwa die eine Finne nur zu Source und die andere nur zu Drain.

15. Source/Drain-Epitaxie

Selektive Epitaxie lässt dotiertes Silicium (bei n-Kanal-Transistoren meist Si:P, bei p-Kanal-Transistoren SiGe:B) rautenförmig auf dem Fin-Stumpf aufwachsen. Diese charakteristische „Raised Source/Drain"-Geometrie vergrößert den wirksamen Kanalquerschnitt zusätzlich und senkt den Zugangswiderstand. Bei p-Kanal-Transistoren kommt ein weiterer Effekt hinzu: SiGe besitzt eine größere Gitterkonstante als Silicium und wird beim epitaktischen Aufwachsen auf der Finne lateral gestaucht, um sich an dessen Kristallgitter anzupassen. Die daraus resultierende kompressive Verspannung überträgt sich unmittelbar in den angrenzenden Kanal und erhöht dort – uniaxial in Stromrichtung wirkend – gezielt die Löcherbeweglichkeit und damit den Antriebsstrom.

16. Zwischenoxid

Das Zwischenoxid (ILD) wird ganzflächig abgeschieden und bedeckt zunächst auch den Dummy-Gate-Stapel vollständig.

17. CMP

Chemisch-mechanisches Polieren trägt das überschüssige Zwischenoxid ab, bis die Oberkante des Dummy-Gates freiliegt.

18. Dummy-Gate entfernen

Das Polysilicium des Platzhaltergates wird selektiv herausgeätzt – der Spacer bildet die Wände des freien Gate-Grabens, bereit für das eigentliche Metallgate.

19. High-k/Metallgate

Austrittsarbeits- und Füllmetall werden konform in den Graben abgeschieden. Weil sich links und rechts vom Kanal sowie darüber grundsätzlich unterschiedliche Metallschichten ergeben können, entstehen so bei Bedarf mehrere, getrennt einstellbare Gateelektroden für einen einzigen Transistor. Das finale Gate umschließt den Kanal von drei Seiten.

20. Gate-CMP

Ein letzter Polierschritt trägt überschüssiges Gate-Metall ab und trennt benachbarte Gates elektrisch voneinander.

Welcher der beiden Source/Drain-Bereiche einer Finne tatsächlich als Source und welcher als Drain wirkt, ist dabei keine feste Eigenschaft der Struktur, sondern hängt vom angelegten Potential ab: Bei einem n-Kanal-Transistor übernimmt der Bereich mit dem niedrigeren Potential die Rolle der Source, der mit dem höheren die der Drain (bei p-Kanal-Transistoren umgekehrt) – leitend geschaltet wird der Kanal in jedem Fall ausschließlich durch das Gate darüber. Deshalb lassen sich mehrere Gates unabhängig voneinander auf derselben Finne platzieren, wie im folgenden Bild gezeigt: Jedes Gate steuert nur den Kanalabschnitt direkt unter sich selbst, unabhängig davon, ob ein benachbartes Gate gerade leitet oder sperrt. Der gemeinsame Source/Drain-Bereich zwischen zwei Gates ist elektrisch schlicht ein Knoten, der je nach Schaltzustand mal als Drain des einen, mal als Source des anderen Transistors wirkt.

21. Kontakte

Kontaktlöcher werden bis auf Gate sowie Source und Drain geätzt und mit Metall gefüllt – der FinFET ist elektrisch anschließbar. Die Source/Drain-Kontakte liegen dabei außerhalb der hier gezeigten Schnittebene. Die Funktionsweise ist dabei analog zum normalen, planaren FET.

Da bei einem SOI-basierten Prozess bereits eine ganzflächige Oxidschicht auf dem Wafer vorhanden ist, ist die elektrische Isolation der Kanäle voneinander automatisch gegeben, ohne den in Schritt 8 beschriebenen zusätzlichen Dotierschritt. Zusätzlich ist der Ätzprozess der Finnen unproblematischer, da dieser einfach auf dem vergrabenen Oxid gestoppt werden kann, statt mit Festzeit arbeiten zu müssen.

Die Entwicklung vom planaren Transistor über den FinFET bis zum Nanosheet folgt einem einzigen Gedanken: Das Gate soll den Kanal von möglichst vielen Seiten umschließen. Je vollständiger es ihn umgibt, desto zuverlässiger sperrt der Transistor – und desto kürzer darf der Kanal werden, ohne dass der Strom unkontrolliert hindurchfließt.

Der Gateumschluss im Vergleich

Warum die Finne an ihre Grenze kam

Der FinFET löste das Problem des planaren Transistors, brachte aber zwei eigene mit.

Zum einen wird eine Finne, die immer schmaler und zugleich höher werden muss, mechanisch instabil. Sie steht frei auf dem Substrat und muss mehrere Prozessschritte überstehen, ohne umzukippen oder zu brechen.

Zum anderen lässt sich die Weite des Gates nur noch in Sprüngen einstellen. Beim planaren Transistor war sie eine frei wählbare Größe im Entwurf; beim FinFET ergibt sie sich aus der Anzahl der Finnen. Ein Transistor kann also zwei oder drei Finnen haben, aber nichts dazwischen. Wer einen etwas stärkeren Treiber braucht, bekommt gleich einen deutlich stärkeren – mit dem entsprechenden Flächen- und Stromverbrauch.

Die Finne umlegen

Der Nachfolger dreht die Finne um 90 Grad: Statt eines senkrechten Stegs liegen mehrere waagerechte Siliciumlagen übereinander, jede vollständig vom Gate umschlossen. Weil das Gate den Kanal nun rundum umgibt, spricht man vom Gate-all-around-Transistor; nach der Form der Lagen heißt er auch Nanosheet-Transistor.

Beide Nachteile der Finne entfallen damit. Die Lagen werden vom Gate gehalten und stehen nicht frei. Und die Gateweite ist wieder stufenlos einstellbar, denn sie ergibt sich aus der Breite der Lagen – die man im Entwurf frei wählen kann, statt Finnen abzuzählen.

Wie die Lagen entstehen

Der entscheidende Kunstgriff liegt in der Herstellung. Auf das Substrat wird ein Stapel aus abwechselnd Silicium und Silicium-Germanium epitaktisch aufgewachsen. Aus diesem Stapel wird zunächst eine Finne geätzt, ganz wie beim FinFET. Anschließend wird das Silicium-Germanium selektiv entfernt – es löst sich in einer Chemie auf, die das Silicium unangetastet lässt. Zurück bleiben die freischwebenden Siliciumlagen, deren Zwischenräume danach mit Dielektrikum und Gatemetall gefüllt werden.

Die Dicke der Lagen und ihr Abstand sind damit nicht durch Lithografie festgelegt, sondern durch die Schichtdicken beim Aufwachsen. Der Abstand zwischen zwei Lagen beträgt nur wenige Nanometer, und in diesen Spalt müssen Dielektrikum und Metall vollständig hineingelangen – eine Aufgabe, die ohne Atomlagenabscheidung nicht zu lösen ist.

Was danach kommt

Der nächste Schritt zeichnet sich bereits ab und führt den Gedanken konsequent weiter: Statt n- und p-Kanal-Transistoren nebeneinander zu setzen, sollen sie übereinander gestapelt werden. Der so entstehende komplementäre FET spart Fläche, weil beide Transistoren dieselbe Grundfläche belegen. Der Aufwand dafür ist erheblich, denn zwei unterschiedlich dotierte Bauelemente müssen in einem gemeinsamen Ablauf entstehen.