Halbleitertechnologie von A bis Z

Alle Schaltbilder dieses Bereichs — vom einzelnen Transistor bis zur SRAM-Zelle — sind mit den Mitteln der Electronic Design Automation (EDA) entstanden: der Software-Werkzeugkette, mit der integrierte Schaltungen heute entworfen werden. Ein EDA-Schaltplan wie der hier gezeigte ist dabei mehr als eine Illustration — er ist die Eingabe für die nächsten Entwurfsschritte: aus ihm entsteht per Simulation die Verifikation des elektrischen Verhaltens, per Place & Route das physische Layout auf dem Wafer, und per Verifikation der Abgleich zwischen beiden. Eine SRAM-Zelle ist dafür ein besonders anschauliches Beispiel, weil sie in modernen Chips millionenfach identisch wiederholt wird — genau die Art von regelmäßiger, hochoptimierter Struktur, für die EDA-Werkzeuge unverzichtbar sind.

Ein einzelnes Bit zu speichern klingt zunächst nach einer trivialen Aufgabe — tatsächlich steckt genau darin einer der am häufigsten verbauten Schaltungsblöcke überhaupt. Jeder Prozessor-Cache, jedes Register-File besteht aus Millionen bis Milliarden solcher Zellen. Die SRAM-Zelle (Static Random Access Memory) speichert ihr Bit nicht als Ladung auf einem Kondensator wie DRAM, sondern als stabilen Schaltzustand zweier rückgekoppelter Inverter. Solange die Betriebsspannung anliegt, bleibt der gespeicherte Wert erhalten — ohne Refresh, aber auch ohne die hohe Packungsdichte von DRAM, da für ein einziges Bit sechs statt einem Transistor benötigt werden.

Das Herzstück der Zelle sind zwei CMOS-Inverter (aus Kapitel 3 bekannt: je ein PMOS als Pull-up, ein NMOS als Pull-down), deren Ein- und Ausgänge über Kreuz verbunden sind — der Ausgang des einen Inverters treibt den Eingang des anderen. Diese Rückkopplung erzeugt zwei stabile Zustände: Liegt Knoten 1 auf High, zwingt das den zweiten Inverter dazu, Knoten 0 auf Low zu halten, was wiederum den ersten Inverter bestätigt, Knoten 1 auf High zu halten. Der Zustand stabilisiert sich selbst, ganz ohne Takt oder Refresh — daher "statisch". Ein Umkippen ist nur möglich, wenn von außen mit ausreichend Kraft gegen diese Rückkopplung geschrieben wird.

Die beiden gespeicherten Knoten 1 und 0 liegen nicht direkt an den Ein-/Ausgabeleitungen der Zelle, sondern über je einen NMOS-Zugriffstransistor an den Bitleitungen BL und BL̄. Deren Gates sind gemeinsam mit der Wortleitung (Word Line, WL) verbunden. Ist WL auf Low, sperren beide Zugriffstransistoren vollständig — die Zelle ist von den Bitleitungen getrennt und hält ihren Zustand isoliert. Erst wenn WL auf High gezogen wird, öffnen beide Transistoren gleichzeitig und verbinden Knoten 1 mit BL sowie Knoten 0 mit BL̄. Über diese eine gemeinsame Wortleitung lässt sich später eine ganze Zeile von Zellen im Speicherarray gleichzeitig adressieren.

Zum Schreiben werden BL und BL̄ von außen mit invertiertem Wertepaar sehr niederohmig auf die gewünschten Pegel getrieben (z. B. BL = 5 V, BL̄ = 0 V für eine "1"), während WL aktiviert wird. Die externen Treiber sind bewusst stärker ausgelegt als die Rückkopplungsschleife der Zelle — sie überstimmen den bisherigen Zustand über die Zugriffstransistoren und zwingen die Inverter in den neuen, gewünschten Zustand. Sobald WL wieder auf Low fällt, halten die beiden Inverter den frisch geschriebenen Wert eigenständig.

Die Wortleitung (WL) einer Zelle wird nicht individuell verdrahtet, sondern durchläuft eine ganze Zeile benachbarter Zellen — jede Zelle dieser Zeile teilt sich dieselbe WL. Senkrecht dazu läuft jedes Bitleitungspaar (BL/BL̄) durch alle Zellen einer Spalte. So entsteht ein Raster: Nur die Zelle, an deren Kreuzungspunkt sowohl WL aktiv ist als auch die passenden Bitleitungen anliegen, wird beim Schreiben oder Lesen tatsächlich angesprochen — alle anderen Zellen derselben Spalte bleiben durch ihre eigene, inaktive Wortleitung isoliert, obwohl sie an denselben Bitleitungen hängen. Über diese Adressierung per Zeile/Spalte lässt sich mit vergleichsweise wenigen Leitungen ein Array aus Millionen Zellen gezielt einzeln ansprechen.

Vor jedem Lesezugriff werden beide Bitleitungen zunächst auf ein gemeinsames Mittelpotenzial vorgeladen (Precharge). Aktiviert man dann WL, zieht die Zelle über ihre Zugriffstransistoren eine der beiden Leitungen leicht in Richtung des gespeicherten Zustands, während die andere nahezu auf dem Precharge-Pegel verbleibt — es entsteht ein kleines Spannungsdifferential zwischen BL und BL̄. Ein nachgeschalteter Leseverstärker (Sense Amplifier) erkennt bereits diesen geringen Unterschied und verstärkt ihn zu einem sauberen Digitalpegel. Wichtig dabei: Der Lesevorgang selbst greift den gespeicherten Zustand nur schwach an — die Zelle bleibt dabei im Gegensatz zu DRAM unverändert erhalten.