Schaltungslayouts

Alle Schaltbilder dieses Bereichs — vom einzelnen Transistor bis zur SRAM-Zelle — sind mit den Mitteln der Electronic Design Automation (EDA) entstanden: der Software-Werkzeugkette, mit der integrierte Schaltungen heute entworfen werden. Ein EDA-Schaltplan ist dabei mehr als eine Illustration — er ist die Eingabe für die nächsten Entwurfsschritte: aus ihm entsteht per Simulation die Verifikation des elektrischen Verhaltens, per Place & Route das physische Layout auf dem Wafer, und per Verifikation der Abgleich zwischen beiden. Eine SRAM-Zelle ist dafür ein besonders anschauliches Beispiel, weil sie in modernen Chips millionenfach identisch wiederholt wird — genau die Art von regelmäßiger, hochoptimierter Struktur, für die EDA-Werkzeuge unverzichtbar sind.

Ein einzelnes Bit zu speichern klingt zunächst nach einer trivialen Aufgabe — tatsächlich steckt genau darin einer der am häufigsten verbauten Schaltungsblöcke überhaupt. Jeder Prozessor-Cache, jedes Register-File besteht aus Millionen bis Milliarden solcher Zellen. Die SRAM-Zelle (Static Random Access Memory) speichert ihr Bit nicht als Ladung auf einem Kondensator wie DRAM, sondern als stabilen Schaltzustand zweier rückgekoppelter Inverter. Solange die Betriebsspannung anliegt, bleibt der gespeicherte Wert erhalten — ohne Refresh, aber auch ohne die hohe Packungsdichte von DRAM, da für ein einziges Bit sechs statt einem Transistor benötigt werden.

Das Schaltbild der SRAM-Zelle zeigt, wie die sechs Transistoren elektrisch verschaltet sind. Es sagt aber nichts darüber aus, wo im Chip diese Transistoren tatsächlich liegen und wie die Verbindungen zwischen ihnen gefertigt werden. Genau das zeigt das Layout: die Abfolge von Masken, mit denen jede Fertigungsebene — Diffusion, Polysilizium, Kontakte, gleich drei Metalllagen — belichtet und strukturiert wird.

Diese Zelle folgt einem verbreiteten Aufbau, oft "Typ 4" genannt: Die beiden Speicherknoten Data und Data_b laufen als durchgehende Spalten von oben (PMOS) über die Mitte (Zugriffstransistoren) bis unten (NMOS) durch die ganze Zellhöhe. VDD liegt zentral zwischen den beiden Spalten, BL und BL̄ außen, VSS oben und unten, Wortleitung (WL) quer in der Mitte.