Halbleitertechnologie von A bis Z

Alle Schaltbilder dieses Bereichs — vom einzelnen Transistor bis zur SRAM-Zelle — sind mit den Mitteln der Electronic Design Automation (EDA) entstanden: der Software-Werkzeugkette, mit der integrierte Schaltungen heute entworfen werden. Ein EDA-Schaltplan ist dabei mehr als eine Illustration — er ist die Eingabe für die nächsten Entwurfsschritte: aus ihm entsteht per Simulation die Verifikation des elektrischen Verhaltens, per Place & Route das physische Layout auf dem Wafer, und per Verifikation der Abgleich zwischen beiden. Eine SRAM-Zelle ist dafür ein besonders anschauliches Beispiel, weil sie in modernen Chips millionenfach identisch wiederholt wird — genau die Art von regelmäßiger, hochoptimierter Struktur, für die EDA-Werkzeuge unverzichtbar sind.

Ein einzelnes Bit zu speichern klingt zunächst nach einer trivialen Aufgabe — tatsächlich steckt genau darin einer der am häufigsten verbauten Schaltungsblöcke überhaupt. Jeder Prozessor-Cache, jedes Register-File besteht aus Millionen bis Milliarden solcher Zellen. Die SRAM-Zelle (Static Random Access Memory) speichert ihr Bit nicht als Ladung auf einem Kondensator wie DRAM, sondern als stabilen Schaltzustand zweier rückgekoppelter Inverter. Solange die Betriebsspannung anliegt, bleibt der gespeicherte Wert erhalten — ohne Refresh, aber auch ohne die hohe Packungsdichte von DRAM, da für ein einziges Bit sechs statt einem Transistor benötigt werden.

Das Schaltbild aus dem vorigen Kapitel zeigt, wie die sechs Transistoren elektrisch verschaltet sind. Es sagt aber nichts darüber aus, wo im Chip diese Transistoren tatsächlich liegen und wie die Verbindungen zwischen ihnen gefertigt werden. Genau das zeigt das Layout: die Abfolge von Masken, mit denen jede Fertigungsebene — Diffusion, Polysilizium, Kontakte, gleich drei Metalllagen — belichtet und strukturiert wird.

Diese Zelle folgt einem verbreiteten Aufbau, oft "Typ 4" genannt: Die beiden Speicherknoten Data und Data_b laufen als durchgehende Spalten von oben (PMOS) über die Mitte (Zugriffstransistoren) bis unten (NMOS) durch die ganze Zellhöhe. VDD liegt zentral zwischen den beiden Spalten, BL und BL̄ außen, VSS oben und unten, Wortleitung (WL) quer in der Mitte.

Sechs Rechtecke in drei Zeilen: oben die beiden PMOS (Pull-up, in der N-Wanne), in der Mitte die beiden Zugriffstransistoren, unten die beiden NMOS (Pull-down). Jede Spalte — links "Data", rechts "Data_b" — zieht sich als eigene aktive Fläche durch alle drei Zeilen. Das ist der Kern des Typ-4-Aufbaus: Ein Inverter besteht nicht aus zwei nebeneinanderliegenden Transistoren, sondern aus einem PMOS oben und einem NMOS unten in derselben Spalte, mit dem Zugriffstransistor dazwischen.

Zwei durchgehende, vertikale Gates kommen hinzu — Gate A (treibt später den Data-Knoten, aber Achtung: sein eigenes Gate-Signal ist Data_b, siehe unten) und Gate B, jeweils von der PMOS- bis zur NMOS-Zeile. Die beiden Zugriffstransistoren bekommen dagegen nur kurze, lokale Gate-Stücke, keine durchgehende Wortleitung aus Poly. Der Grund: Eine durchgehende Poly-WL würde exakt durch Gate A und Gate B hindurchlaufen und sie kurzschließen. WL wird stattdessen erst in Ebene 6 als Metall-Leitung ergänzt, die eine Ebene höher liegt und deshalb kreuzungsfrei über die Gates hinweggeht.

Wichtig für die Kreuzkopplung: Der Pull-up/Pull-down einer Spalte wird immer von der jeweils anderen Spalte gesteuert — Data-Transistoren von Data_b-Gates, Data_b-Transistoren von Data-Gates. Sonst würde ein Inverter sein eigenes Ausgangssignal treiben und die Zelle könnte kein Bit halten.

Kontaktquadrate an jedem Punkt, an dem die nächste Ebene (Metall-1) elektrischen Zugriff auf Diffusion oder Polysilizium braucht: an beiden Enden jeder Data-/Data_b-Säule (PMOS-Drain, Zugriffstransistor-Drain, NMOS-Drain), an den Source-Anschlüssen (VDD, VSS, BL, BL̄) und je einer an Gate A und Gate B für die Rückkopplung.

Hier passiert die eigentliche Verdrahtung innerhalb der Zelle. Zwei Dinge gleichzeitig:

Erstens die lokale Verbindung: Jede Data-/Data_b-Säule bekommt eine durchgehende Metall-1-Bahn, die PMOS-Drain, Zugriffstransistor und NMOS-Drain zu einem einzigen elektrischen Knoten zusammenfasst.

Zweitens die Rückkopplung über die volle Zellhöhe: Data_b muss auf Gate A treffen, Data auf Gate B — beide Wege müssen sich dabei kreuzen, dürfen sich aber nicht berühren. Gelöst wird das, indem die beiden Wege durch unterschiedliche Lücken geführt werden (die eine oberhalb, die andere unterhalb der Wortleitungs-Zeile), sodass sie sich im Bild wie eine "O"-Schleife um die beiden Gates legen, ohne einander je zu kreuzen.

VDD, BL und BL̄ kommen als vertikale Leitungen hinzu — VDD zentral zwischen den beiden Spalten, BL und BL̄ außen. Alle drei laufen über die gesamte Zellhöhe durch und stehen am oberen und unteren Rand bereit, sich mit der nächsten Zelle in derselben Spalte des Arrays zu verbinden.

Zuletzt VSS (oben und unten) und WL (mittig), beide horizontal. Dass WL erst hier erscheint statt in Poly, ist kein Zufall: Auf dieser Ebene kann sie ungehindert über VDD, Gate A und Gate B hinweglaufen, weil jede tiefere Ebene isoliert darunter liegt — Kreuzungen zwischen verschiedenen Ebenen sind unproblematisch, nur dieselbe Ebene darf sich nicht berühren.

Damit ist die Zelle komplett verdrahtet. Alle vier Anschlüsse (VDD, VSS, BL, BL̄, WL) liegen am Rand bereit, um sich nahtlos mit den Nachbarzellen im Array zu verbinden — VDD/BL/BL̄ nach oben und unten (gleiche Spalte), VSS/WL nach links und rechts (gleiche Zeile).

Hinweis zur Darstellung: Ab Metall-1 sind alle Ebenen halbtransparent gezeichnet, nicht deckend — genau wie in echten Layout-Editoren (z. B. Virtuoso, KLayout), wo transparente Ebenen den Blick auf das freigeben, was darunterliegt.