Halbleitertechnologie von A bis Z

Warum Design Rules?

Jeder integrierte Schaltkreis entsteht als geometrisches Layout: eine Abfolge übereinanderliegender Ebenen aus Diffusion, Polysilizium, Kontakten und mehreren Metalllagen, die gemeinsam Transistoren und deren Verdrahtung bilden. Damit dieses Layout auf dem Wafer korrekt und zuverlässig gefertigt werden kann, muss es eine Reihe geometrischer Randbedingungen einhalten – die sogenannten Design Rules. Sie übersetzen die physikalischen Grenzen eines Fertigungsprozesses in konkrete Vorgaben für den Chip-Entwurf.

Diese Grenzen ergeben sich aus mehreren Quellen zugleich. Die Lithografie kann Strukturen nur bis zu einer bestimmten Auflösung sauber abbilden; darunter verschwimmen Kanten oder Strukturen reißen ab. Masken lassen sich beim Belichten nicht beliebig genau zueinander justieren, sodass zwischen aufeinanderfolgenden Ebenen ein Sicherheitsabstand für Justierfehler eingeplant werden muss. Ätz- und Abscheideprozesse streuen von Wafer zu Wafer und über die Waferfläche, sodass Mindestabstände auch elektrische Kurzschlüsse durch Prozessschwankungen verhindern müssen. Hinzu kommen Effekte wie Latchup in CMOS-Wannenstrukturen oder Ladungsschäden durch das sogenannte Antenna-Phänomen, die zusätzliche, elektrisch motivierte Regeln erfordern.

Design Rules sind damit immer ein Kompromiss: Großzügige Abstände erhöhen die Fertigungsausbeute und Zuverlässigkeit, kosten aber Chipfläche und damit Kosten. Enge, aggressive Regeln erlauben höhere Packungsdichte, verringern aber die Ausbeute und erhöhen das Risiko von Fertigungsfehlern. Jede Foundry veröffentlicht für ihren jeweiligen Prozess einen vollständigen Regelsatz, der von automatisierten Werkzeugen (Design Rule Check, DRC) gegen das fertige Layout geprüft wird, bevor eine Maske belichtet werden darf.

Grundlegende Regeltypen

Auch wenn sich einzelne Regelsätze zwischen Foundries und Technologieknoten stark unterscheiden, lassen sich fast alle Design Rules auf eine kleine Zahl geometrischer Grundbegriffe zurückführen. Diese werden meist an einem einzigen Layer (Ein-Layer-Regel) oder zwischen zwei Layern (Zwei-Layer-Regel) definiert:

Width (Breite) gibt die minimale Breite an, die eine Struktur auf einer Ebene haben darf – etwa eine Polysilizium-Gateleitung oder eine Metallbahn. Unterhalb dieser Breite ist die Lithografie- und Ätztreue nicht mehr gewährleistet, die Struktur könnte unterbrochen sein oder elektrisch zu hochohmig werden.

Spacing (Abstand) beschreibt den minimalen Zwischenraum zwischen zwei Strukturen derselben Ebene. Er verhindert, dass benachbarte Leiterbahnen durch Prozessstreuung verschmelzen oder kurzschließen, und berücksichtigt gleichzeitig die optische Auflösungsgrenze der Belichtung.

Enclosure (Umschließung) fordert, dass eine Ebene eine andere um einen Mindestbetrag umschließt – klassisch beim Kontakt: Das Metall muss den darunterliegenden Kontakt an allen Seiten um einen festen Betrag überragen, damit Justierfehler nicht zu einem freiliegenden, unkontaktierten Rand führen.

Overlap (Überlappung) ist eng mit Enclosure verwandt, bezieht sich aber auf die Perspektive der unteren Ebene: Diffusion muss den Kontakt überlappen, damit dieser vollständig auf leitfähigem Material aufsetzt.

Extension (Überstand) verlangt, dass eine Struktur über den Rand einer anderen hinausragt – etwa das Polysilizium-Gate, das beidseitig über die Diffusion hinausragen muss, damit Source und Drain beim Ionenimplantieren sicher getrennt bleiben, selbst bei leichtem Justierversatz.

Notch (Kerbe) begrenzt die minimale Abmessung eines einspringenden Winkels oder einer schmalen Aussparung in einer Struktur. Sehr spitze oder schmale Kerben lassen sich lithografisch nicht scharf abbilden und runden sich im realen Prozess ab.

Das folgende Diagramm zeigt diese sechs Grundbegriffe an einem einzelnen, vereinfachten Layout-Ausschnitt: einem Polysilizium-Gate über einer Diffusionsfläche mit einem Kontakt und der darüberliegenden ersten Metalllage.

Skalierbare Regeln: das Lambda-Konzept

In den frühen 1980er-Jahren, als integrierte Schaltungen erstmals in großem Umfang außerhalb einzelner Halbleiterhersteller entworfen wurden, entstand mit dem Mead-Conway-Ansatz ein einflussreiches Konzept: Statt jede Design Rule in absoluten Maßeinheiten wie Mikrometern anzugeben, wurden alle Abstände und Breiten als Vielfache einer einzigen Bezugsgröße ausgedrückt, genannt Lambda (λ). Eine typische Regel lautete dann beispielsweise "minimale Poly-Breite = 2λ" oder "minimaler Diffusion-Kontakt-Abstand = 3λ".

Der Vorteil dieses Ansatzes lag in der Portabilität: Ein Layout, das vollständig in Lambda-Einheiten entworfen wurde, ließ sich prinzipiell auf einen anderen Fertigungsprozess mit feinerer oder gröberer Auflösung übertragen, indem man einfach den Zahlenwert von λ neu definierte – ohne jede Geometrie im Layout einzeln anzupassen. Für Lehre und akademische Entwürfe, bei denen Schaltungen oft bei mehreren Foundries gefertigt wurden (etwa im Rahmen von Multi-Project-Wafer-Programmen), war das ein erheblicher praktischer Gewinn.

Warum moderne Prozesse absolute Regeln verwenden

Mit fortschreitender Skalierung der Technologieknoten stieß das Lambda-Modell jedoch an seine Grenzen. Nicht alle Strukturen eines modernen Prozesses skalieren gleichmäßig: Transistor-Gates schrumpfen typischerweise schneller als Kontaktabstände, und Metallschichten unterschiedlicher Ebenen haben oft völlig unterschiedliche minimale Breiten und Abstände, je nach ihrer Rolle in der Verdrahtungshierarchie. Ein einziger Skalierungsfaktor kann diese Asymmetrien nicht mehr abbilden.

Hinzu kommen physikalische Effekte, die sich nicht linear mit der Strukturgröße skalieren – etwa Antenna-Verhältnisse, Latchup-Abstände oder Dichteanforderungen für die chemisch-mechanische Planarisierung (CMP). Aus diesen Gründen veröffentlichen moderne Foundries ihre Design Rules praktisch ausnahmslos in absoluten Einheiten (Mikrometer oder Nanometer), mit jeweils eigenen, oft mehreren hundert Einzelregeln umfassenden Regelsätzen pro Prozessvariante. Das Lambda-Konzept bleibt didaktisch wertvoll, um das Prinzip von Design Rules zu vermitteln, spielt in der kommerziellen Chipentwicklung heute aber praktisch keine Rolle mehr.

Ein typischer, vereinfachter Regelsatz

Um die in Abschnitt 2 vorgestellten Grundbegriffe an konkreten Zahlen zu verdeutlichen, zeigt die folgende Tabelle einen vereinfachten, illustrativen Regelsatz, wie er für einen generischen Single-Poly-/Multi-Metal-CMOS-Prozess im Sub-Mikrometer-Bereich typisch sein könnte. Die Werte orientieren sich an gängigen Lehr-Designkits und sind nicht die Regeln eines bestimmten realen Foundry-Prozesses – reale Regelsätze umfassen je nach Technologieknoten mehrere hundert Einzelregeln und unterscheiden sich naturgemäß von Hersteller zu Hersteller.

Bereits an diesem stark vereinfachten Auszug lässt sich ein typisches Muster erkennen: Kontakte und Vias sind meist quadratisch und in ihrer Größe fest vorgegeben (nicht frei skalierbar), während umschließende Layer wie Diffusion und Metall einen zusätzlichen Sicherheitsrand einhalten müssen. Die Enclosure-Werte sind bewusst kleiner als die Width- und Spacing-Werte der jeweiligen Ebene – sie kompensieren in erster Linie den Justierfehler zwischen den beteiligten Masken, nicht die Auflösungsgrenze der Lithografie selbst.

In der Praxis wird ein solcher Regelsatz nicht von Hand nachgeschlagen, sondern in eine maschinenlesbare Technologiedatei (z. B. im LEF/DEF- oder herstellerspezifischen Format) überführt, gegen die anschließend automatisierte Werkzeuge wie Layout-Editoren und der Design Rule Checker (siehe Abschnitt 8) das Layout kontinuierlich prüfen.

Der Latchup-Mechanismus

In einem CMOS-Prozess liegen NMOS- und PMOS-Transistoren nicht elektrisch isoliert nebeneinander, sondern teilen sich dasselbe Substrat: Die PMOS-Transistoren sitzen in einer N-Wanne, die NMOS-Transistoren direkt im P-Substrat. Diese Anordnung erzeugt unweigerlich zwei parasitäre Bipolartransistoren: einen vertikalen PNP-Transistor (Emitter = P⁺-Source/Drain des PMOS, Basis = N-Wanne, Kollektor = P-Substrat) und einen lateralen NPN-Transistor (Emitter = N⁺-Source/Drain des NMOS, Basis = P-Substrat, Kollektor = N-Wanne).

Der Kollektor des einen parasitären Transistors ist zugleich die Basis des anderen – zusammen mit den lateralen Widerständen der Wanne (R_well) und des Substrats (R_sub) bilden PNP und NPN eine rückgekoppelte Vierschichtstruktur, elektrisch identisch mit einem Thyristor (SCR). Wird durch einen Spannungsstoß, einen Substratstrom oder ein Übersprechen einer der beiden Basis-Emitter-Übergänge kurzzeitig leitend, kann sich diese Rückkopplung selbst verstärken: Der resultierende niederohmige Pfad zwischen Versorgung und Masse – der Latchup – bleibt bestehen, bis die Versorgungsspannung abgeschaltet wird, und kann den Chip thermisch zerstören.

Well- und Substrat-Kontakte als Gegenmaßnahme

Die Stromverstärkung der parasitären Transistoren lässt sich durch das Layout wirksam begrenzen: Je niedriger die lateralen Widerstände R_well und R_sub sind, desto kleiner ist der Spannungsabfall, der zum Einschalten des jeweils anderen Transistors nötig wäre. Design Rules schreiben deshalb einen maximalen Abstand zwischen jeder Source/Drain-Diffusion und dem nächsten Wannen- bzw. Substratkontakt vor – üblicherweise deutlich enger bemessen als die reinen Fertigungstoleranzen es erfordern würden.

In der Praxis werden diese Kontakte oft als durchgehender Guard Ring ausgeführt: ein N⁺-Ring um besonders latchup-empfindliche PMOS-Strukturen (an VDD angeschlossen) bzw. ein P⁺-Ring um NMOS-Strukturen (an GND angeschlossen), der den Basisstrom auf kürzestem Weg ableitet, bevor er den parasitären Transistor durchsteuern kann. Besonders wichtig sind solche Ringe rund um Ein-/Ausgangstreiber und andere Schaltungsteile, die hohe oder schnell wechselnde Ströme führen.

Das folgende Diagramm zeigt den Querschnitt eines einfachen Inverters mit Substrat- und Wannenkontakt sowie den überlagerten parasitären Thyristorpfad.

Der Plasma-Charging-Effekt

Viele Ätz- und Abscheideschritte in der Halbleiterfertigung – insbesondere das reaktive Ionenätzen (RIE) von Polysilizium und Metall – arbeiten mit einem Plasma. Dabei laden sich leitfähige, elektrisch isolierte Strukturen auf der Waferoberfläche während des Prozessschritts elektrisch auf, weil Elektronen- und Ionenstrom aus dem Plasma nicht symmetrisch auf alle Flächen treffen. Eine lange, noch unvollständig verdrahtete Polysilizium- oder Metallleitung wirkt dabei wie eine Antenne: Sie sammelt während des Ätzens Ladung aus dem Plasma, die sich – solange die Leitung nur an einem Transistor-Gate endet und noch nicht mit Source/Drain oder einer stabilisierenden unteren Ebene verbunden ist – über das dünne Gate-Oxid entladen muss.

Das Gate-Oxid ist mit wenigen Nanometern Dicke die empfindlichste Struktur im gesamten Bauelement. Reicht die angesammelte Ladung aus, um ein ausreichend hohes elektrisches Feld über dem Oxid aufzubauen, fließt ein Fowler-Nordheim-Tunnelstrom, der das Oxid schädigt oder – im Extremfall – durchschlägt. Solche Schäden sind oft nicht sofort als Ausfall erkennbar, sondern äußern sich erst später als vorzeitige Bauteilalterung oder erhöhte Leckströme, was die Fehlersuche zusätzlich erschwert.

Antenna-Ratio als Design Rule

Um dieses Risiko zu begrenzen, definieren Foundries für jede leitfähige Ebene eine maximal zulässige Antenna-Ratio: das Verhältnis der Fläche aller mit einem Gate elektrisch verbundenen Leiterbahnabschnitte (Poly, Metall-1, Metall-2 usw., jeweils bis zu dem Fertigungsschritt, in dem sie strukturiert werden) zur Fläche des angeschlossenen Gate-Oxids selbst. Überschreitet eine Netzverbindung diesen Grenzwert, meldet der DRC eine Antenna-Verletzung.

In der Praxis existieren zwei gängige Abhilfen. Die Antenna-Diode fügt an der gefährdeten Leitung eine zusätzliche, in Sperrrichtung gepolte Diode zum Substrat ein, die angesammelte Ladung kontrolliert ableitet, ohne die Schaltungsfunktion zu beeinträchtigen. Die Jumper-Technik unterbricht stattdessen die lange Leitung auf ihrer ursprünglichen Ebene und führt sie über eine höhere Metalllage weiter: Da diese höhere Ebene erst in einem späteren, zeitlich getrennten Fertigungsschritt strukturiert wird, ist die zum jeweiligen Zeitpunkt mit dem Gate verbundene Fläche deutlich kleiner – die Antenna-Ratio bleibt für jeden einzelnen Fertigungsschritt innerhalb des zulässigen Grenzwerts.

Das folgende Diagramm zeigt links das Antenna-Problem an einer langen, direkt mit dem Gate verbundenen Leitung, rechts die Entschärfung durch einen Metall-Jumper.

Warum Strukturdichte eine Design Rule ist

Moderne Prozesse mit mehreren Metalllagen benötigen zwischen den einzelnen Ebenen eine möglichst plane Oberfläche – nur so lässt sich die nächste Lage scharf belichten, ohne dass Fokusabweichungen durch Höhenunterschiede die Lithografie beeinträchtigen. Diese Planarisierung übernimmt die chemisch-mechanische Politur (Chemical-Mechanical Planarization, CMP), bei der eine rotierende, mit Schleifmittel benetzte Polierscheibe die Oxid- oder Metalloberfläche des Wafers mechanisch und chemisch abträgt.

CMP poliert jedoch nicht überall gleich schnell: Die Abtragsrate hängt von der lokalen Strukturdichte der darunterliegenden Ebene ab. In großen, weitgehend leeren Bereichen – etwa über einer breiten, wenig strukturierten Leiterbahn – poliert das Pad tiefer ein, als beabsichtigt, ein Effekt, der als Dishing bezeichnet wird. In dicht gepackten Bereichen mit vielen schmalen, eng benachbarten Strukturen tritt umgekehrt Erosion auf, bei der auch das umgebende Dielektrikum stärker als vorgesehen abgetragen wird. Beide Effekte erzeugen Höhenunterschiede über der Waferfläche, die sich auf nachfolgende Fertigungsschritte fortpflanzen und dort Fokus- und Ausbeuteprobleme verursachen können.

Fill-Strukturen als Gegenmaßnahme

Um dies zu vermeiden, schreiben Design Rules für jede Ebene eine minimale und maximale lokale Strukturdichte vor, üblicherweise gemessen über ein gleitendes Prüffenster fester Größe (z. B. 100 µm × 100 µm), das über das gesamte Layout geschoben wird. Liegt die Dichte in einem Fenster unterhalb des Minimalwerts, fügen automatisierte Fill-Generatoren zusätzliche, elektrisch funktionslose Dummy-Strukturen in die Lücken ein – kleine, gleichmäßig verteilte Metall- oder Polysilizium-Flächen, die nicht mit dem Schaltungsnetz verbunden sind (floating fill) und ausschließlich dazu dienen, die Dichtevorgabe zu erfüllen.

Diese Fill-Strukturen unterliegen selbst wieder Design Rules – etwa Mindestabstand zu funktionalen Leiterbahnen, um parasitäre Kapazitäten oder ungewollte Kopplungen zu begrenzen. Die Erzeugung erfolgt heute praktisch immer automatisiert als letzter Schritt vor dem Tape-out, nachdem das eigentliche Schaltungslayout bereits fertiggestellt ist.

Das folgende Diagramm zeigt ein Prüffenster vor und nach dem Einfügen von Fill-Strukturen sowie schematisch die daraus resultierende Oberflächentopografie nach dem CMP-Schritt.

Automatisierte Regelprüfung

Ein vollständiger Regelsatz nützt wenig, wenn er nicht konsequent gegen jedes Layout geprüft wird – bei modernen Chips mit Milliarden von Einzelstrukturen ist eine manuelle Kontrolle von vornherein ausgeschlossen. Diese Aufgabe übernimmt der Design Rule Check (DRC): ein Software-Werkzeug, das das Layout gegen die in einer Technologiedatei (dem sogenannten DRC-Deck) hinterlegten Regeln prüft und jede gefundene Verletzung als markierten Fehler (Violation) ausgibt.

Technisch arbeitet ein DRC-Tool im Kern mit booleschen und geometrischen Operationen auf den einzelnen Layern: Es bildet Schnittmengen, Vereinigungen und Abstandsmessungen zwischen Polygonen verschiedener oder gleicher Ebenen und vergleicht die Ergebnisse mit den im Regelsatz hinterlegten Grenzwerten. Eine Width-Regel etwa wird geprüft, indem das Werkzeug jede Struktur der betreffenden Ebene an ihrer schmalsten Stelle vermisst; eine Spacing-Regel, indem es den minimalen Abstand zwischen benachbarten Polygonen bestimmt.

Ablauf im Entwurfsprozess

In der Praxis läuft der DRC nicht nur einmal am Ende, sondern wiederholt während des gesamten Layout-Prozesses: Viele Layout-Editoren bieten eine Echtzeitprüfung an, die Verletzungen bereits während des Zeichnens farblich markiert, ergänzt durch vollständige Batch-Läufe über das gesamte Design vor größeren Meilensteinen. Jede gefundene Verletzung muss vor dem nächsten Fertigungsschritt behoben werden – ein Layout gilt erst als „DRC clean", wenn der Lauf über das komplette Design keine offenen Verletzungen mehr meldet. Erst danach folgen in der Regel weitere Prüfungen wie der Layout-versus-Schematic-Abgleich (LVS), der kontrolliert, ob das gezeichnete Layout tatsächlich dieselbe Schaltung realisiert wie der Schaltplan.

Das folgende Diagramm zeigt eine typische Spacing-Verletzung – zwei Poly-Leitungen mit zu geringem Abstand – im Vergleich zur korrigierten, regelkonformen Geometrie.