Layout versus Schematic (LVS)

Warum DRC allein nicht reicht

Ein Layout, das den Design Rule Check vollständig besteht, ist geometrisch einwandfrei: Alle Breiten, Abstände, Umschließungen und Dichten liegen innerhalb der zulässigen Grenzen. Das sagt jedoch nichts darüber aus, ob die gezeichneten Polygone tatsächlich die Schaltung realisieren, die im Schaltplan entworfen wurde. Ein fehlender Kontakt, zwei vertauschte Anschlüsse oder ein versehentlich doppelt gezeichneter Transistor verletzen keine einzige Design Rule – das Layout bleibt „DRC clean", obwohl die Schaltung elektrisch nicht mehr dem Entwurf entspricht.

Solche Fehler entstehen leicht: Beim manuellen Route eines komplexen Blocks, beim Kopieren und Anpassen bestehender Layoutzellen oder schlicht durch einen vergessenen Verbindungsschritt. Je größer der Chip, desto unwahrscheinlicher wird es, einen einzelnen fehlenden Kontakt unter Millionen von Strukturen visuell zu entdecken.

Die Idee hinter LVS

Der Layout-versus-Schematic-Vergleich (LVS) löst dieses Problem, indem er nicht die Geometrie selbst prüft, sondern die daraus resultierende Schaltungstopologie. Aus dem physischen Layout wird automatisiert eine Netzliste extrahiert – eine Liste aller Bauelemente (Transistoren, Widerstände, Kapazitäten) mit ihren Anschlüssen und den Netzen, die sie verbinden. Diese extrahierte Netzliste wird anschließend mit einer Referenz-Netzliste verglichen, die direkt aus dem Schaltplan stammt.

Stimmen beide Netzlisten überein – dieselben Bauelemente, dieselben Verbindungen, dieselben Bauelement-Parameter – gilt das Layout als „LVS clean". Jede Abweichung wird als Mismatch gemeldet und muss vor dem nächsten Schritt im Entwurfsablauf behoben werden. LVS ist damit die notwendige Ergänzung zum DRC: Der DRC stellt sicher, dass das Layout fertigbar ist, der LVS stellt sicher, dass das Gefertigte auch die richtige Schaltung ist.

Von Polygonen zu Bauelementen

Der erste Schritt der LVS-Extraktion identifiziert Bauelemente rein aus der Layer-Geometrie – ganz ähnlich wie ein DRC-Werkzeug, nur mit anderem Ziel. Überlappt eine Polysilizium-Struktur eine Diffusionsfläche, erkennt der Extraktor dort einen Transistor: Die Breite des Polysiliziums an der Überlappung liefert die Gate-Weite W, die Ausdehnung der Diffusion senkrecht dazu die Gate-Länge L. Ob es sich um einen NMOS oder PMOS handelt, ergibt sich aus dem Diffusionstyp (N⁺ oder P⁺) beziehungsweise daraus, ob die Diffusion in einer N-Wanne liegt.

Analog werden weitere Bauelemente erkannt: Eine Metall-Isolator-Metall-Struktur liefert einen Kondensator, ein schmaler, hochohmiger Polysilizium- oder Diffusionsstreifen ohne Gate-Funktion einen Widerstand. Jedes gefundene Bauelement wird mit seinen extrahierten geometrischen Parametern in die Netzliste aufgenommen.

Von Kontakten zu Netzen

Parallel dazu ermittelt der Extraktor die elektrische Konnektivität: Alle Polygone, die auf derselben Ebene direkt aneinandergrenzen oder sich überlappen, sowie alle Ebenen, die über Kontakte oder Vias miteinander verbunden sind, werden zu einem gemeinsamen Netz zusammengefasst – unabhängig davon, über wie viele Metalllagen und Vias sich dieses Netz erstreckt. Technisch läuft das im Kern auf eine Union-Find-Operation über alle leitfähigen Polygone hinaus: Zwei Polygone gehören genau dann zum selben Netz, wenn ein leitfähiger Pfad zwischen ihnen existiert.

Das Ergebnis ist eine vollständige Netzliste: eine Liste aller Bauelemente mit ihren Anschlüssen, wobei jeder Anschluss einem der zuvor ermittelten Netze zugeordnet ist. Diese Netzliste enthält zu diesem Zeitpunkt noch keine Namen wie „VDD" oder „OUT" – sie referenziert Netze zunächst nur über interne Kennungen. Erst der Abgleich mit dem Schaltplan (Abschnitt 3) ordnet ihnen wieder sprechende Namen zu.

Das folgende Diagramm zeigt einen einfachen Inverter im Layout und die daraus extrahierte, vereinfachte Netzliste.