Halbleitertechnologie von A bis Z

Ein fertiger Chip ist das Ergebnis von oft mehreren hundert einzelnen Prozessschritten, die sich grob in zwei große Phasen einteilen lassen: das Front-End of Line (FEOL) und das Back-End of Line (BEOL). Im FEOL entstehen die eigentlichen Transistoren – von der Wanne über das Gate bis zur Dotierung. Im BEOL werden diese Transistoren anschließend über mehrere Metalllagen zu einer funktionierenden Schaltung verdrahtet.

Die einzelnen Detailkapitel dieser Seite – etwa zur FET-Fertigung oder zur FinFET-Technologie – zeigen jeweils einen Ausschnitt dieses Ablaufs in großer Tiefe. Dieses Kapitel verfolgt einen anderen Zweck: Es ordnet die Einzelschritte in den Gesamtprozess ein und zeigt, wie FEOL und BEOL ineinandergreifen.

Ausgangspunkt jeder CMOS-Fertigung ist der Silizium-Wafer – eine dünne, hochreine Scheibe aus einkristallinem Silizium. Auf ihm werden zunächst die Wannen (Wells) angelegt: Bereiche mit gezielt eingebrachter n- oder p-Dotierung, in denen später die komplementären Transistortypen entstehen. In einer n-Wanne wachsen PMOS-Transistoren, im umgebenden p-dotierten Substrat (oder einer p-Wanne) die NMOS-Transistoren.

Damit sich benachbarte Transistoren nicht gegenseitig beeinflussen, werden sie durch Shallow Trench Isolation (STI) voneinander getrennt: schmale, mit Oxid gefüllte Gräben, die elektrisch isolierend wirken und gleichzeitig die aktiven Gebiete klar definieren, in denen später die Transistoren entstehen.

Auf den vorbereiteten aktiven Gebieten entsteht anschließend der eigentliche Transistor: Gate-Oxid, Gate-Elektrode, Spacer und die charakteristische Struktur aus Source, Drain und Kanal. Dieser Ablauf ist im Detail bereits in der FET-Fertigungsserie Schritt für Schritt beschrieben und wird hier nicht erneut aufgerollt.

Wichtig für die Gesamtübersicht ist vor allem der zeitliche Rahmen: Alle Schritte bis einschließlich der Gate-Strukturierung gehören zum FEOL. Erst danach beginnt der Übergang zum BEOL.

Nach der Gate-Strukturierung folgt die Dotierung von Source und Drain – meist durch Ionenimplantation, bei der Dotieratome mit hoher Energie gezielt in den Wafer geschossen werden. Seitlich am Gate angebrachte Spacer sorgen dafür, dass diese Implantation exakt versetzt zum Kanal erfolgt und ein sauber definierter Übergang entsteht.

Im Anschluss wird an den freiliegenden Silizium-Oberflächen – Source, Drain und Gate – eine dünne Metallschicht (häufig Nickel oder Cobalt) aufgebracht und getempert. Es entsteht ein niederohmiges Metallsilizid, das sogenannte Salicid (self-aligned silicide). Es reduziert den Kontaktwiderstand erheblich und markiert zugleich das Ende des FEOL.

Mit dem fertigen Transistor beginnt der Übergang ins BEOL. Zunächst wird eine isolierende Schicht (meist ein Oxid) über der gesamten Struktur abgeschieden und eingeebnet. In diese Schicht werden anschließend winzige Kontaktlöcher geätzt, die exakt auf Source, Drain und Gate treffen und anschließend mit Wolfram gefüllt werden.

Diese Kontakte bilden die erste elektrische Verbindung zwischen dem Transistor und der darüberliegenden Verdrahtungsebene – dem eigentlichen BEOL.

Ab hier wiederholt sich ein Muster über mehrere Lagen hinweg: In eine Oxidschicht werden Gräben und Vias geätzt, die anschließend im sogenannten Damascene-Verfahren mit Kupfer gefüllt werden. Überschüssiges Kupfer wird per chemisch-mechanischem Polieren (CMP) wieder entfernt, sodass eine plane Oberfläche für die nächste Lage entsteht.

Moderne Prozesse verwenden auf diese Weise acht bis fünfzehn Metalllagen – von sehr feinen unteren Lagen für die lokale Verdrahtung bis zu breiten oberen Lagen für die Stromversorgung. Den Abschluss bildet eine Passivierungsschicht, die den Chip vor Feuchtigkeit und mechanischer Beschädigung schützt.

Die folgende Übersicht fasst den gesamten Ablauf von der Wanne bis zur fertigen Verdrahtung noch einmal zusammen und ordnet die einzelnen Schritte den beiden Hauptphasen zu:

Wer einzelne Schritte vertiefen möchte, findet sie in den entsprechenden Detailkapiteln: die Transistorfertigung in der FET-Serie, die FinFET-Variante in der FinFET-Fertigung, sowie Layout- und Verifikationsthemen in den Kapiteln zu Design Rules und Layout versus Schematic.