Halbleitertechnologie von A bis Z

High Bandwidth Memory ist die konsequenteste kommerzielle Umsetzung der in diesem Abschnitt behandelten Technologien: Mehrere DRAM-Dies werden mittels TSV und Wafer-to-Wafer- bzw. Die-to-Wafer-Bonding zu einem vertikalen Stapel von acht, zwölf oder mehr Lagen verbunden und anschließend über einen Silizium-Interposer mit einem Logik-Die gekoppelt.

Die daraus resultierende Speicherbandbreite übersteigt die klassischer, planar auf der Leiterplatte verdrahteter DRAM-Module um ein Vielfaches, bei gleichzeitig deutlich geringerem Energieverbrauch pro übertragenem Bit – ein Effekt, der sich direkt aus den kurzen, extrem dicht gepackten Interposer-Verbindungswegen ergibt und die zuvor beschriebenen Prinzipien (TSV-Stapelung, Interposer-Verdrahtung) unmittelbar in einen messbaren Produktvorteil übersetzt.

Moderne KI-Trainingsbeschleuniger sind der Haupttreiber der beschriebenen Packaging-Technologien: Sie kombinieren typischerweise mehrere Logik-Chiplets mit umgebenden HBM-Stapeln auf einem gemeinsamen Interposer, um sowohl die für KI-Workloads kritische Speicherbandbreite als auch die Rechendichte zu maximieren, ohne auf einen einzigen, unwirtschaftlich großen monolithischen Die angewiesen zu sein.

Gerade bei KI-Trainingsworkloads, die riesige Modellparameter zwischen Recheneinheiten und Speicher bewegen müssen, ist die Speicherbandbreite oft der limitierende Faktor für die Gesamtperformance des Systems – nicht die reine Rechenleistung der Logikeinheiten. Advanced Packaging adressiert genau diesen Engpass, weshalb kaum ein aktueller KI-Beschleuniger noch ohne Interposer- und HBM-Integration auskommt.

Verschiedene Foundries haben eigene Markennamen für ihre Advanced-Packaging-Plattformen etabliert, die die in diesem Abschnitt beschriebenen Grundprinzipien – Interposer, TSV, Hybrid Bonding – jeweils unterschiedlich kombinieren und vermarkten. Diese Plattformen sind zu wichtigen Differenzierungsmerkmalen im Wettbewerb der großen Foundries geworden, da sie zunehmend über die reine Transistorfertigung hinaus entscheiden, welche Systemleistung ein Kunde letztlich erreichen kann.

Diese Plattformen unterscheiden sich unter anderem in der Wahl von Silizium- versus organischem Interposer, dem unterstützten Aspektverhältnis der TSVs und der maximalen Anzahl kombinierbarer Dies – Entscheidungen, die direkt auf die bereits erläuterten technischen Kompromisse zwischen Dichte, Kosten und Flächenskalierung zurückgehen.

Der Trend geht klar zu immer engerer, immer feiner aufgelöster 3D-Integration – von TSV-basierten Stapeln hin zu Hybrid Bonding mit stetig sinkendem Pitch. Mit jeder neuen Generation rücken die Verbindungsdichten näher an die native Verdrahtungsdichte innerhalb eines monolithischen Chips heran, wodurch der bereits beschriebene Interconnect-Overhead zwischen Chiplets zunehmend geringer ausfällt.

Gleichzeitig bleiben thermische Ableitung und Kosten die limitierenden Faktoren, weshalb Advanced Packaging heute weniger ein reiner Ersatz für, sondern eine notwendige Ergänzung zu klassischer Transistorskalierung darstellt. Beide Entwicklungslinien – Transistorskalierung nach „More Moore“ und Packaging-Innovation nach „More than Moore“ – werden absehbar parallel weiterverfolgt, um die wachsende Nachfrage nach Rechenleistung zu bedienen.