Halbleitertechnologie von A bis Z

Ein klassisches System-on-Chip (SoC) integriert sämtliche Funktionsblöcke – CPU-Kerne, GPU, I/O-Controller, Speicherinterfaces – auf einem einzigen monolithischen Die. Der Chiplet-Ansatz zerlegt dieses SoC gezielt in mehrere kleinere, funktional abgegrenzte Dies („Disaggregation“), die anschließend über die bereits behandelten Advanced-Packaging-Verfahren (Interposer, Hybrid Bonding) wieder zu einem funktional zusammenhängenden System zusammengeführt werden.

Diese Zerlegung folgt in der Regel funktionalen Grenzen im Chipdesign, die ohnehin schon vorhanden sind: Rechenkerne, Speichercontroller, I/O-Blöcke und analoge Schaltungen sind im Chipdesign meist bereits als eigenständige, klar abgegrenzte Module (IP-Blöcke) organisiert. Der Chiplet-Ansatz macht diese logische Modularität physisch nutzbar, indem er sie auf separate Dies überträgt.

Der zentrale Vorteil liegt in der Fertigungsausbeute: Da die Defektwahrscheinlichkeit eines Chips überproportional mit seiner Fläche wächst, sinkt die Ausbeute eines großen monolithischen Dies drastisch schneller als die mehrerer kleiner Dies gleicher Gesamtfläche – dieser Zusammenhang folgt näherungsweise dem sogenannten Poisson-Ausbeutemodell, nach dem die Wahrscheinlichkeit eines defektfreien Chips exponentiell mit der Fläche abnimmt.

Ein defekter kleiner Chiplet-Baustein wird verworfen, während der Rest des Systems weiterverwendet werden kann – bei einem monolithischen Chip führt derselbe Defekt zum Totalausfall des gesamten, oft deutlich teureren Dies. Zusätzlich lässt sich, wie im Kapitel Grenzen der klassischen Integration angesprochen, jeder Chiplet-Baustein im für ihn wirtschaftlich und technisch optimalen Fertigungsknoten produzieren, statt den gesamten Chip auf den teuersten benötigten Prozess festzulegen – ein I/O-Chiplet etwa profitiert kaum von den neuesten, teuersten Logikprozessen und kann daher in einem älteren, günstigeren Knoten gefertigt werden, ohne die Gesamtperformance des Systems zu beeinträchtigen.

Auswirkung eines Defekts: monolithischer Die vs. Chiplet-Disaggregation

Diesen Vorteilen steht ein Nachteil gegenüber: Die Verbindung zwischen Chiplets – selbst über dichteste Advanced-Packaging-Verfahren wie Hybrid Bonding – weist höhere Latenz und höheren Energieverbrauch pro übertragenem Bit auf als eine On-Chip-Verdrahtung innerhalb eines monolithischen Dies. Jede Chip-Chip-Verbindung, so dicht sie auch gepackt ist, bedeutet zusätzliche parasitäre Kapazität, längere effektive Signalwege und zusätzliche Treiberschaltungen gegenüber einer rein internen Verbindung im selben Die.

Systemarchitekten müssen daher sorgfältig abwägen, welche Funktionsblöcke eng genug gekoppelt sind – etwa mit sehr hoher Bandbreite und geringer Latenztoleranz –, um von monolithischer Integration zu profitieren, und welche sich aufgrund loserer Kopplung oder unterschiedlicher Technologieanforderungen für eine Trennung in separate Chiplets eignen. Diese Abwägung ist einer der zentralen Designentscheidungen moderner heterogener Systemarchitekturen.

Damit Chiplets unterschiedlicher Hersteller in einem gemeinsamen System kombiniert werden können, braucht es standardisierte physikalische und protokollseitige Schnittstellen – ohne einen solchen Standard bliebe jeder Hersteller auf firmeneigene, untereinander inkompatible Chiplet-Ökosysteme beschränkt. Der Industriestandard Universal Chiplet Interconnect Express (UCIe) definiert hierfür sowohl die elektrische Schicht (Signalpegel, Pitch, Bump-Anordnung) als auch das Übertragungsprotokoll, mit dem Ziel, einen herstellerunabhängigen „Chiplet-Marktplatz“ analog zur heutigen Standard-IC-Beschaffung zu ermöglichen, bei dem Chiplets verschiedener Anbieter frei kombinierbar wären – ähnlich wie heute Standard-ICs verschiedener Hersteller auf einer Leiterplatte zusammenarbeiten.