Halbleitertechnologie von A bis Z

Während die 2.5D-Integration Dies nebeneinander anordnet, werden beim echten 3D-Stacking mehrere Dies direkt übereinandergestapelt und über TSVs vertikal verbunden. Zwei grundlegende Fertigungsansätze stehen zur Wahl:

• Die-to-Die (D2D): Einzelne, bereits vereinzelte und getestete Dies werden übereinandergestapelt. Vorteil: Vor dem Stacking kann jeder Die einzeln auf Funktionsfähigkeit geprüft werden („Known Good Die“), was die Gesamtausbeute des Stapels deutlich verbessert.
• Wafer-to-Wafer (W2W): Zwei komplette, unvereinzelte Wafer werden als Ganzes miteinander verbunden und erst danach gemeinsam vereinzelt. Vorteil: Deutlich höherer Durchsatz und Positioniergenauigkeit, Nachteil: Ein defekter Die auf einem der beiden Wafer führt zum Ausfall des gesamten gestapelten Bauelements an dieser Position, da keine Vorselektion möglich ist.

Ein hybrider Ansatz, Die-to-Wafer (D2W), kombiniert die Vorteile beider Verfahren: geprüfte Einzeldies werden auf einen kompletten Wafer gestapelt.

Die derzeit dichteste Form der 3D-Verbindung ist das Hybrid Bonding. Dabei werden auf beiden zu verbindenden Oberflächen gleichzeitig Kupferflächen (für die elektrische Verbindung) und Oxidflächen (für die mechanische Verbindung und Isolation) hochpräzise planarisiert – mittels Chemisch-Mechanischem Polieren, siehe entsprechendes Kapitel – und anschließend direkt, ohne zusätzliches Lot oder Bump-Material, aneinandergefügt. Unter Druck und moderater Temperatur verschmelzen die Oxidflächen zunächst chemisch, das Kupfer dehnt sich anschließend thermisch aus und stellt eine direkte metallische Verbindung her. Auf diese Weise lassen sich Verbindungs-Pitches von unter einem Mikrometer erreichen – eine Größenordnung, die mit klassischen Löt- oder Bump-Verfahren unerreichbar ist.

Hybrid Bonding vor und nach dem Verbindungsprozess

Gestapelte Dies erzeugen im Betrieb Wärme, die durch mehrere aktive Schichten hindurch abgeführt werden muss – ein Die in der Mitte eines Stapels hat einen deutlich schlechteren thermischen Pfad zur Wärmesenke als ein einzelner, plan aufliegender Chip. Zudem verstärken sich mechanische Spannungen durch unterschiedliche thermische Ausdehnungskoeffizienten der gestapelten Materialien mit jeder zusätzlichen Lage. Beides begrenzt in der Praxis, wie viele aktive, leistungsstarke Logik-Dies sinnvoll übereinandergestapelt werden können, während passive oder stromsparende Speicherlagen (wie bei HBM) deutlich unkritischer sind.