Halbleitertechnologie von A bis Z

Während die 2.5D-Integration Dies nebeneinander anordnet, werden beim echten 3D-Stacking mehrere Dies direkt übereinandergestapelt und über TSVs vertikal verbunden. Zwei grundlegende Fertigungsansätze stehen zur Wahl, die sich vor allem im Zeitpunkt der Vereinzelung unterscheiden:

• Die-to-Die (D2D): Einzelne, bereits vereinzelte und getestete Dies werden übereinandergestapelt. Vorteil: Vor dem Stacking kann jeder Die einzeln auf Funktionsfähigkeit geprüft werden („Known Good Die“), was die Gesamtausbeute des Stapels deutlich verbessert – ein defekter Die wird gar nicht erst verbaut, statt einen ganzen, bereits gestapelten Verbund zu ruinieren.
• Wafer-to-Wafer (W2W): Zwei komplette, unvereinzelte Wafer werden als Ganzes miteinander verbunden und erst danach gemeinsam vereinzelt. Vorteil: Deutlich höherer Durchsatz und Positioniergenauigkeit, da alle Dies eines Wafers in einem einzigen Bond-Schritt gleichzeitig verbunden werden. Nachteil: Ein defekter Die auf einem der beiden Wafer führt zum Ausfall des gesamten gestapelten Bauelements an dieser Position, da keine Vorselektion möglich ist – die Ausbeuteverluste beider Wafer multiplizieren sich gewissermaßen.

Ein hybrider Ansatz, Die-to-Wafer (D2W), kombiniert die Vorteile beider Verfahren: geprüfte Einzeldies werden auf einen kompletten Wafer gestapelt, wodurch die Known-Good-Die-Selektion erhalten bleibt, während zumindest eine Seite des Prozesses den Durchsatzvorteil der Wafer-Ebene nutzt.

Die derzeit dichteste Form der 3D-Verbindung ist das Hybrid Bonding. Dabei werden auf beiden zu verbindenden Oberflächen gleichzeitig Kupferflächen (für die elektrische Verbindung) und Oxidflächen (für die mechanische Verbindung und Isolation) hochpräzise planarisiert – mittels Chemisch-Mechanischem Polieren, siehe entsprechendes Kapitel – und anschließend direkt, ohne zusätzliches Lot oder Bump-Material, aneinandergefügt.

Der eigentliche Bond-Vorgang läuft in zwei Phasen ab: Unter Druck und moderater Temperatur verschmelzen die Oxidflächen zunächst chemisch (ähnlich einem Fusion-Bonding-Schritt), wodurch die beiden Dies bereits mechanisch fixiert werden. Anschließend, bei etwas höherer Temperatur, dehnt sich das Kupfer thermisch stärker aus als das umgebende Oxid und stellt so eine direkte metallische Verbindung her, die zusätzlich elektrisch niederohmig ist. Auf diese Weise lassen sich Verbindungs-Pitches von unter einem Mikrometer erreichen – eine Größenordnung, die mit klassischen Löt- oder Bump-Verfahren prinzipiell unerreichbar ist, da Lot immer ein Mindestvolumen und einen Mindestabstand zur Vermeidung von Kurzschlüssen benötigt.

Hybrid Bonding vor und nach dem Verbindungsprozess

Gestapelte Dies erzeugen im Betrieb Wärme, die durch mehrere aktive Schichten hindurch abgeführt werden muss – ein Die in der Mitte eines Stapels hat einen deutlich schlechteren thermischen Pfad zur Wärmesenke als ein einzelner, plan aufliegender Chip, dessen Rückseite direkten Kontakt zum Kühlkörper hat. Diese thermische Einschränkung ist einer der Hauptgründe, warum reines 3D-Stacking mehrerer hochleistungsfähiger Logik-Dies bislang noch begrenzt eingesetzt wird.

Zudem verstärken sich mechanische Spannungen durch unterschiedliche thermische Ausdehnungskoeffizienten der gestapelten Materialien mit jeder zusätzlichen Lage – ähnlich der TSV-Problematik aus dem vorigen Kapitel, hier jedoch über die gesamte Stapelfläche verteilt statt lokal um einzelne Vias. Beides begrenzt in der Praxis, wie viele aktive, leistungsstarke Logik-Dies sinnvoll übereinandergestapelt werden können, während passive oder stromsparende Speicherlagen (wie bei HBM) deutlich unkritischer sind, da sie signifikant weniger Verlustwärme erzeugen und daher auch in größerer Lagenzahl gestapelt werden können.