Grenzen der klassischen Integration

Über Jahrzehnte folgte die Halbleiterindustrie dem Mooreschen Gesetz: Alle 18–24 Monate verdoppelte sich die Anzahl der Transistoren pro Chip, primär getrieben durch die kontinuierliche Verkleinerung der Strukturbreiten. Dieser Skalierungspfad war so zuverlässig, dass er über Generationen hinweg als Naturgesetz der Branche galt und ganze Geschäftsmodelle – von Prozessorherstellern bis zu Lithografie-Ausrüstern – darauf aufbauten.

Mit Strukturgrößen im einstelligen Nanometerbereich stößt diese Skalierung jedoch zunehmend an physikalische und ökonomische Grenzen, die sich nicht mehr allein durch bessere Prozesstechnik umgehen lassen. Auf physikalischer Seite steigen Leckströme durch Kurzkanaleffekte: Je kürzer der Kanal zwischen Source und Drain wird, desto schwerer lässt sich der Stromfluss im Sperrzustand vollständig unterbinden, was zu unerwünschter Verlustleistung und Wärmeentwicklung führt – ein Effekt, dem unter anderem mit FinFET- und Gate-All-Around-Architekturen begegnet wird. Auf ökonomischer Seite explodieren die Lithografiekosten pro Belichtungsschritt: Moderne EUV-Anlagen kosten teils über 200 Millionen Euro pro Maschine, und mit jedem weiteren Prozessknoten steigt zusätzlich die Anzahl der benötigten Maskenebenen und Doppel- bzw. Mehrfachbelichtungsschritte. Hinzu kommt, dass die Ausbeute (Yield) bei großflächigen monolithischen Chips überproportional sinkt, da die Wahrscheinlichkeit eines Defekts statistisch mit der Chipfläche wächst – ein einzelner Partikel- oder Strukturdefekt kann bei großen Dies den gesamten Chip unbrauchbar machen.

Gleichzeitig verlangt die Nachfrage nach Rechenleistung – getrieben nicht zuletzt durch KI-Beschleuniger, deren Trainings- und Inferenz-Workloads praktisch unbegrenzt von zusätzlicher Rechen- und Speicherkapazität profitieren – nach immer mehr Transistoren pro System. Die Antwort der Industrie liegt daher zunehmend nicht mehr allein in kleineren Transistoren, sondern in einer intelligenteren Anordnung und Verbindung mehrerer Chips: Advanced Packaging. Statt die Grenzen eines einzelnen Fertigungsprozesses weiter hinauszuzögern, verlagert sich ein wachsender Teil der Innovation auf die Frage, wie mehrere, unter Umständen in unterschiedlichen Technologien gefertigte Dies möglichst dicht, schnell und kostengünstig zu einem Gesamtsystem zusammengeführt werden können.

Anstatt sämtliche Funktionen eines Systems auf einem einzigen monolithischen Die zu integrieren, werden bei diesem Ansatz einzelne Funktionsblöcke – Prozessorkerne, Speicher, I/O, analoge Schaltungen, Hochfrequenzkomponenten – auf separaten, oft in unterschiedlichen Technologien und Fertigungsknoten hergestellten Chips realisiert und anschließend eng gekoppelt zu einem Gesamtsystem zusammengeführt. Man spricht von heterogener Integration, weil hier bewusst unterschiedliche Prozesstechnologien – etwa fortschrittlichste Logik-Knoten neben ausgereiften, günstigeren Speicher- oder Analogprozessen – innerhalb desselben Systems kombiniert werden.

Diese Strategie erlaubt es, jeden Baustein in der für ihn optimalen und kostengünstigsten Technologie zu fertigen. Ein typisches Beispiel: Logikschaltungen werden in einem hochmodernen 3-nm-Prozess gefertigt, wo die Transistordichte und Schaltgeschwindigkeit zählen, während Speicherblöcke in einem deutlich älteren, ausgereifteren und damit günstigeren Knoten hergestellt werden, da hier Zuverlässigkeit und Kosten pro Bit im Vordergrund stehen. Ohne heterogene Integration müsste ein Systementwickler Kompromisse für einen einzigen, gemeinsamen Fertigungsprozess eingehen – etwa Speicherzellen in einem für Logik optimierten, aber für Speicher unnötig teuren Knoten fertigen, oder umgekehrt auf modernste Logikperformance verzichten, um beim günstigeren Speicherprozess zu bleiben.

Die Herausforderung verlagert sich damit vom Transistor auf die Verbindungstechnik zwischen den Chips – von der über Jahrzehnte dominierenden Frage „Wie klein kann ein Transistor werden?“ zur neuen zentralen Frage „Wie dicht, wie schnell und wie energieeffizient lassen sich zwei oder mehr Dies miteinander verbinden?“ Diese Verschiebung des technologischen Schwerpunkts prägt die im weiteren Verlauf dieses Abschnitts behandelten Verfahren wie TSV, Interposer und Hybrid Bonding, die genau an dieser Verbindungsproblematik ansetzen.