Halbleitertechnologie von A bis Z

Ein Through-Silicon Via ist eine vertikale, elektrisch leitfähige Verbindung, die komplett durch das Silicium-Substrat eines Dies hindurchgeführt wird. Anders als klassische Verdrahtungsebenen, die ausschließlich auf der Chipoberfläche liegen und lateral verlaufen, erschließt das TSV die dritte Dimension: Signale und Versorgungsspannungen können von der Vorderseite eines Dies direkt zur Rückseite – und damit zum nächsten gestapelten Die – geführt werden, ohne den Umweg über Bond-Drähte am Chiprand.

Diese direkte vertikale Durchkontaktierung ist die technologische Grundvoraussetzung für echtes 3D-Stacking (siehe folgendes Kapitel): Erst durch TSVs lassen sich mehrere aktive Dies so übereinanderstapeln, dass sie elektrisch praktisch wie ein einziger, durchgehender Chip funktionieren – mit kurzen, direkten Signalwegen anstelle langer Umwege über periphere Anschlüsse. Für Systeme mit hohem Datendurchsatz zwischen den Lagen, etwa Logik-Die und HBM-Stapel, ist dieser kurze vertikale Pfad entscheidend für Bandbreite und Energieeffizienz zugleich.

Der Prozess gliedert sich grob in drei Ansätze, die sich durch den Zeitpunkt der Via-Erzeugung relativ zur restlichen Fertigung unterscheiden:

• Via-first: Das TSV wird vor der Transistorfertigung in den nackten Wafer geätzt. Dieser Ansatz erlaubt hochtemperaturstabile Füllmaterialien wie polykristallines Silicium, ist aber mit modernen CMOS-Prozessen schwer vereinbar, da die nachfolgenden Hochtemperaturschritte der Transistorfertigung die Via-Füllung thermisch und mechanisch belasten.
• Via-middle: Das TSV entsteht nach der Transistorfertigung (FEOL), aber vor der Metallisierung (BEOL). Dies ist heute der industriell dominante Ansatz, da er die etablierte, empfindliche Transistorfertigung unangetastet lässt und gleichzeitig noch genügend Prozessspielraum für die spätere Metallisierung bietet.
• Via-last: Das TSV wird erst nach vollständiger Chipfertigung, teils sogar von der Waferrückseite aus, geätzt. Vorteil ist die vollständige Entkopplung von der Vorderseiten-Prozessierung – dieser Ansatz eignet sich besonders, wenn TSVs nachträglich in bereits qualifizierte, unveränderte Chipdesigns eingebracht werden sollen.

Das eigentliche Via wird mittels Deep Reactive Ion Etching (Bosch-Prozess, siehe Trockenätzen-Kapitel) geätzt und erreicht dabei Aspektverhältnisse von 10:1 oder höher – typische Durchmesser liegen bei 5–10 µm, bei Tiefen von 50–100 µm. Diese hohen Aspektverhältnisse stellen erhebliche Anforderungen an Ätzrate, Seitenwandprofil und Gleichmäßigkeit über den gesamten Wafer.

Da das umgebende Silicium selbst halbleitend ist, muss die Via-Wand zunächst mit einer dünnen Oxidschicht (meist per PECVD, siehe Abscheidung-Kapitel) elektrisch isoliert werden – ohne diese Isolation würde das gefüllte Kupfer über das Substrat kurzgeschlossen. Anschließend folgt eine Barriereschicht (typischerweise Ta/TaN), die die Diffusion von Kupfer in das Silicium verhindert – dieselbe Problematik wie bei der Kupfermetallisierung (siehe Kupfertechnologie-Kapitel), nur hier auf einer deutlich größeren, tieferen Struktur. Erst danach wird das Via elektrochemisch mit Kupfer aufgefüllt, üblicherweise per Elektroplattierung von unten nach oben, um Lufteinschlüsse (Voids) zu vermeiden.

Aufbau einer TSV im Querschnitt

Je höher das Aspektverhältnis, desto schwieriger die vollständige, void-freie Kupferfüllung – ähnlich der Spaltfüllungsproblematik bei CVD-Verfahren, nur in deutlich größerem Maßstab und mit den Besonderheiten der elektrochemischen Abscheidung. Bereits kleine Ungleichmäßigkeiten in der Stromdichteverteilung können dazu führen, dass sich das Via von oben schneller schließt als von unten auffüllt, wodurch ein Hohlraum eingeschlossen wird.

Zusätzlich erzeugt das eingefüllte Kupfer aufgrund seines gegenüber Silicium stark abweichenden thermischen Ausdehnungskoeffizienten mechanische Spannungen im umgebenden Material. Diese Spannungen können die Transistor-Performance in unmittelbarer TSV-Nähe beeinträchtigen, weshalb Chipdesigner eine sogenannte „Keep-out Zone“ um jedes TSV definieren – einen Bereich, in dem keine aktiven Transistoren platziert werden dürfen. Die Größe dieser Zone hängt vom TSV-Durchmesser, dem Kupferanteil und der zulässigen Performance-Degradation ab und muss beim Floorplanning des Chips explizit berücksichtigt werden.