Eine Through-Silicon Via ist eine vertikale, elektrisch leitfähige Verbindung, die komplett durch das Silicium-Substrat eines Dies hindurchgeführt wird. Anders als klassische Verdrahtungsebenen, die ausschließlich auf der Chipoberfläche liegen, erschließt die TSV die dritte Dimension: Signale und Versorgungsspannungen können von der Vorderseite eines Dies direkt zur Rückseite – und damit zum nächsten gestapelten Die – geführt werden, ohne den Umweg über Bond-Drähte am Chiprand.
Der Prozess gliedert sich grob in drei Schritte, die sich durch den Zeitpunkt der Via-Erzeugung relativ zur restlichen Fertigung unterscheiden:
Die eigentliche Via wird mittels Deep Reactive Ion Etching (Bosch-Prozess, siehe Trockenätzen-Kapitel) geätzt und erreicht dabei Aspektverhältnisse von 10:1 oder höher – typische Durchmesser liegen bei 5–10 µm, bei Tiefen von 50–100 µm.
Da das umgebende Silicium selbst halbleitend ist, muss die Via-Wand zunächst mit einer dünnen Oxidschicht (meist per PECVD, siehe Abscheidung-Kapitel) elektrisch isoliert werden. Anschließend folgt eine Barriereschicht (typischerweise Ta/TaN), die die Diffusion von Kupfer in das Silicium verhindert – dieselbe Problematik wie bei der Kupfermetallisierung (siehe Kupfertechnologie-Kapitel). Erst danach wird die Via elektrochemisch mit Kupfer aufgefüllt.
Je höher das Aspektverhältnis, desto schwieriger die vollständige, void-freie Kupferfüllung – ähnlich der Spaltfüllungsproblematik bei CVD-Verfahren, nur in deutlich größerem Maßstab. Zusätzlich erzeugt das eingefüllte Kupfer aufgrund seines gegenüber Silicium stark abweichenden thermischen Ausdehnungskoeffizienten mechanische Spannungen im umgebenden Material, die die Transistor-Performance in unmittelbarer TSV-Nähe beeinträchtigen können („Keep-out Zone“).