Halbleitertechnologie von A bis Z

Bei der 2.5D-Integration werden mehrere fertig prozessierte Dies nicht direkt übereinandergestapelt, sondern nebeneinander auf einem gemeinsamen Trägersubstrat – dem Interposer – platziert. Der Interposer selbst enthält keine aktiven Transistoren, sondern dient ausschließlich als hochdichte Verdrahtungsebene, die die einzelnen Dies untereinander sowie mit dem darunterliegenden Package-Substrat verbindet.

Der Name „2.5D“ verweist darauf, dass hier zwar eine zusätzliche vertikale Ebene hinzukommt – die Dies liegen auf dem Interposer, der wiederum über TSVs mit dem Package verbunden ist –, die eigentliche Chip-Integration aber weiterhin lateral (nebeneinander) erfolgt, im Unterschied zum echten, vertikal gestapelten 3D-Stacking des folgenden Kapitels. Diese laterale Anordnung vereinfacht die Wärmeableitung erheblich gegenüber gestapelten Dies, da jeder Chip direkten thermischen Kontakt zur darüberliegenden Kühllösung behält.

• Silizium-Interposer: Gefertigt aus einem Silicium-Wafer, durchsetzt mit TSVs zur Durchkontaktierung und mehreren Metallisierungslagen (RDL, siehe unten) auf der Oberseite. Silizium erlaubt sehr feine Verdrahtungsstrukturen (Sub-Mikrometer-Pitch), da es sich mit denselben Lithografie- und Ätzverfahren bearbeiten lässt wie ein regulärer Logik-Wafer. Es ist aber vergleichsweise teuer in der Herstellung und in der Fläche begrenzt (typischerweise auf die Größe eines Reticles bei der Belichtung, also einige Zentimeter Kantenlänge), was bei sehr großen Systemen zusätzliche Stitching-Techniken zur Verbindung mehrerer Reticle-Felder erforderlich macht.
• Organischer Interposer: Basiert auf Leiterplattenmaterialien ähnlich klassischer PCB-Technik, deutlich kostengünstiger und großflächiger herstellbar – hier sind Abmessungen jenseits der Reticle-Grenze problemlos möglich. Er erreicht jedoch nur gröbere Verdrahtungsdichten, da die verwendeten Fertigungsverfahren (Bohren, galvanische Durchkontaktierung) nicht an die Präzision der Halbleiterlithografie heranreichen.

Die Wahl zwischen beiden Varianten ist damit im Kern eine Abwägung zwischen Verbindungsdichte und Kosten/Fläche, die je nach Anwendungsfall unterschiedlich ausfällt.

Die Redistribution Layer ist eine zusätzliche Metallisierungsebene auf dem Interposer (oder direkt auf einem Die), die die vergleichsweise grob gerasterten Kontaktflächen eines Chips auf die viel feineren Anschlussstrukturen des Interposers „umverteilt“ – daher der Name. Ohne RDL müssten die feinen, dicht gepackten Chip-Anschlüsse direkt auf die gröberen Interposer- oder Package-Strukturen treffen, was mechanisch und elektrisch problematisch wäre.

RDL-Strukturen werden mit ähnlichen Lithografie- und Kupfertechnologien gefertigt wie die BEOL-Verdrahtung eines regulären Chips, jedoch mit gröberen Strukturbreiten und deutlich dickeren Leiterbahnen, da hier eher Stromtragfähigkeit als maximale Dichte im Vordergrund steht – RDL-Leiterbahnen müssen oft signifikante Versorgungsströme führen, nicht nur schnelle, aber stromschwache Logiksignale.

Das prominenteste Anwendungsbeispiel ist die Kopplung eines Logik-Dies (z. B. GPU) mit mehreren High-Bandwidth-Memory-Stapeln auf einem gemeinsamen Silizium-Interposer. Die extrem kurzen, dichten Verbindungswege über den Interposer ermöglichen Speicherbandbreiten, die über klassische Leiterplattenverdrahtung nicht erreichbar wären – während ein DRAM-Modul auf einer PCB nur wenige Signalleitungen mit begrenzter Taktfrequenz zum Prozessor führt, erlauben die Tausenden feinen Interposer-Verbindungen einen massiv parallelen, breitbandigen Datenaustausch bei vergleichsweise niedriger Taktfrequenz pro Leitung – ein Konzept, das Energieeffizienz und Bandbreite gleichzeitig verbessert (s. HBM als Paradebeispiel).

Interposer mit Logik-Die und HBM-Stack