ADC-Architekturen

Ein Analog-Digital-Wandler (ADC, Analog-to-Digital Converter) überführt ein zeitkontinuierliches, wertkontinuierliches Signal in eine Folge diskreter Zahlenwerte. Dieser Prozess besteht aus zwei getrennten Schritten: der Abtastung (Sampling) in der Zeit und der Quantisierung der Amplitude.

Nach dem Nyquist-Shannon-Abtasttheorem muss die Abtastfrequenz mindestens doppelt so hoch sein wie die höchste im Signal enthaltene Frequenzkomponente, um das Signal ohne Informationsverlust rekonstruieren zu können. Andernfalls entstehen durch Aliasing nicht mehr unterscheidbare Spiegelfrequenzen – in der Praxis wird dem ADC daher meist ein analoger Anti-Aliasing-Filter vorgeschaltet.

Die Quantisierung rundet den abgetasteten Spannungswert auf den nächstgelegenen von 2^N darstellbaren Codes (bei N Bit Auflösung). Die dabei unvermeidliche Differenz ist der Quantisierungsfehler, der sich als Quantisierungsrauschen im Ausgangssignal äußert. Wichtige Kenngrößen zur Bewertung realer Wandler sind SNR (Signal-Rausch-Verhältnis), SFDR (Störfreier Dynamikbereich) und ENOB (Effective Number of Bits) – die tatsächlich nutzbare Auflösung unter Berücksichtigung von Rauschen und Verzerrung.

Der SAR-ADC wandelt einen abgetasteten Spannungswert über eine binäre Suche in einen digitalen Code um. Ein internes Register testet dabei bitweise, beginnend beim höchstwertigen Bit (MSB), ob der jeweilige Code-Wert über oder unter der Eingangsspannung liegt, und verwendet dazu einen internen DAC zur Erzeugung der Vergleichsspannung sowie einen Komparator zur Entscheidung.

Für eine Auflösung von N Bit benötigt die Wandlung genau N Vergleichstakte – die Wandlungsgeschwindigkeit skaliert damit linear mit der Auflösung. SAR-ADCs zeichnen sich durch geringen Flächenbedarf, niedrigen Leistungsverbrauch und moderate bis hohe Auflösung (typisch 8–18 Bit) bei mittleren Abtastraten (kHz bis wenige 10-MHz-Bereich) aus und sind die heute am häufigsten eingesetzte ADC-Architektur in Mixed-Signal-ICs.