Mit dem Übergang zu Gate-All-Around-Transistoren nähert sich die klassische planare Transistorskalierung ihren physikalischen Grenzen. Als nächster logischer Schritt gilt der Complementary FET (CFET), bei dem n- und p-Kanal-Transistoren nicht mehr nebeneinander, sondern vertikal übereinander gestapelt werden. Dadurch lässt sich die Standardzellenfläche drastisch reduzieren, ohne auf weitere Verkleinerung einzelner Transistorstrukturen angewiesen zu sein.

Neue Integrationsmodule im Fokus

Der imec-Bericht beschreibt verschiedene Ansätze zur monolithischen und sequenziellen Integration von CFETs, bei denen die obere und untere Transistorebene entweder gemeinsam oder nacheinander prozessiert werden. Dabei spielen Fragen der thermischen Budgetverträglichkeit, der Source/Drain-Kontaktierung zwischen den gestapelten Ebenen sowie der lokalen Verdrahtung eine zentrale Rolle. Besonders die Ausrichtung und Isolation der beiden Kanaltypen im dreidimensionalen Stapel stellt neue Anforderungen an Lithografie und Ätzprozesse.

Ein weiterer Schwerpunkt liegt auf den daraus resultierenden Standardzellenkonfigurationen. Da CFETs die Zellhöhe erheblich reduzieren können, verändern sich auch die Anforderungen an das Power-Delivery-Netzwerk und die Signalverdrahtung innerhalb der Zelle. imec zeigt auf, wie sich unterschiedliche Track-Höhen und Verdrahtungsschemata auf Flächeneffizienz und Leistungsaufnahme auswirken, und vergleicht diese mit heutigen FinFET- und GAA-basierten Designs.

Die Ergebnisse verdeutlichen, dass CFETs zwar erhebliches Skalierungspotenzial bieten, ihre praktische Umsetzung aber tiefgreifende Änderungen in Prozessintegration, Materialauswahl und Zelldesign erfordert. Der Bericht liefert damit einen fundierten Ausblick darauf, wie die Halbleiterindustrie die Transistordichte über das Ende der klassischen 2D-Skalierung hinaus weiter steigern könnte.