Halbleitertechnologie von A bis Z

Elektrostatische Entladung (ESD, Electrostatic Discharge) beschreibt den schlagartigen Ausgleich einer elektrostatischen Aufladung zwischen zwei Objekten unterschiedlichen Potentials. Berührt ein aufgeladener menschlicher Körper, ein Bauteil oder eine Maschine einen integrierten Schaltkreis, fließt für wenige Nanosekunden bis Mikrosekunden ein Strom von mehreren Ampere über die Anschlusspins in das Bauelement. Diese kurzzeitige, aber hohe Energiedichte kann Gate-Oxide durchschlagen, p-n-Übergänge thermisch zerstören oder Metallisierungsbahnen aufschmelzen.

Zur Bewertung der ESD-Festigkeit haben sich drei Modelle etabliert, die unterschiedliche Entladungsquellen nachbilden und sich in Pulsform, Anstiegszeit und Spitzenstrom deutlich unterscheiden:

Für die Qualifikation eines Bauelements werden üblicherweise Mindestfestigkeiten gefordert, etwa 2 kV nach dem HBM-Modell und 500 V bis 1 kV nach dem CDM-Modell für konsumentennahe Anwendungen; Automotive-Bauelemente verlangen häufig deutlich höhere Werte. Da beim CDM die gesamte im Bauteil gespeicherte Ladung innerhalb von unter einer Nanosekunde abfließt, entstehen hier trotz geringerer Spannung die mit Abstand höchsten Stromspitzen und die anspruchsvollsten Schutzanforderungen an die Reaktionsgeschwindigkeit der Schutzstruktur.

Die einfachste ESD-Schutzstruktur besteht aus zwei Klemmdioden an jedem Eingangs- oder Ausgangspad: Eine sperrt gegen die Versorgungsspannung V_DD, die andere gegen Masse V_SS. Bei einem positiven ESD-Puls leitet die obere Diode und leitet den Strom in die V_DD-Schiene ab, bei einem negativen Puls übernimmt die untere Diode den Ableitpfad nach Masse. Die Klemmspannung der Dioden begrenzt dabei die am Gate-Oxid der nachfolgenden Kernschaltung anliegende Spannung auf einen unkritischen Wert – bei einer typischen Siliciumdiode liegt die Flussspannung bei etwa 0,7 V, so dass die Spannung am geschützten Knoten auf etwa V_DD + 0,7 V beziehungsweise V_SS – 0,7 V begrenzt wird.

Für höhere Stromfestigkeit werden anstelle einfacher Dioden häufig Snapback-Strukturen eingesetzt, deren Kennlinie einem parasitären Thyristor (Silicon Controlled Rectifier, SCR) entspricht. Überschreitet die Spannung am Bauelement die Durchbruchspannung – typischerweise im Bereich von 8 bis 15 V bei modernen CMOS-Technologien –, zündet ein parasitärer npn-Bipolartransistor, dessen Basisstrom wiederum einen parasitären pnp-Transistor aktiviert – die Struktur rastet in einen niederohmigen Zustand mit einer deutlich reduzierten Haltespannung von oft nur 1 bis 2 V ein. Dieses Snapback-Verhalten ermöglicht das Ableiten hoher ESD-Ströme bei geringer Verlustleistung, erfordert aber eine sorgfältige Abstimmung der Haltespannung oberhalb der Versorgungsspannung, um ungewolltes Latchup im Normalbetrieb zu vermeiden.

Eine weit verbreitete Snapback-Schutzstruktur ist der Grounded-Gate-NMOS (GGNMOS), bei dem Gate und Source eines NMOS-Transistors fest mit Masse verbunden sind, während der Drain-Anschluss am zu schützenden Pad liegt. Ein ESD-Puls treibt den Drain-Bulk-Übergang in den Avalanche-Durchbruch; die dabei erzeugten Löcher fließen über das Bulk-Gebiet ab und heben dessen Potential an, bis der parasitäre npn-Bipolartransistor zwischen Source, Bulk und Drain zündet und den ESD-Strom niederohmig ableitet. Die maximale Stromtragfähigkeit einer GGNMOS-Struktur vor thermischer Zerstörung (Failure Current I_t2) skaliert näherungsweise mit der Fingerweite des Transistors und liegt bei typischen Technologien im Bereich weniger Milliampere pro Mikrometer Gateweite.

Zum Schutz der internen Versorgungsschienen wird zusätzlich ein Power-Clamp zwischen V_DD und V_SS eingesetzt, der im Normalbetrieb hochohmig ist und erst bei einem schnellen ESD-Spannungsanstieg – erkannt über ein RC-Glied mit einer typischen Zeitkonstante von 0,1 bis 1 µs, abgestimmt auf die deutlich langsamere Anstiegszeit regulärer Power-up-Vorgänge im Millisekundenbereich – für die Dauer des Pulses niederohmig durchschaltet. Beim Design aller ESD-Strukturen steht ein Zielkonflikt im Vordergrund: Größere Schutzstrukturen erhöhen die Stromfestigkeit, vergrößern aber die parasitäre Kapazität am Pad und damit die Signallaufzeit, was besonders bei Hochfrequenz- und Hochgeschwindigkeitsschnittstellen kritisch abgewogen werden muss.