High Bandwidth Memory (HBM) gilt als Schlüsseltechnologie für KI-Beschleuniger, da es hohe Bandbreite bei kompaktem Formfaktor liefert. Die Roadmaps sehen jedoch immer mehr gestapelte DRAM-Dies vor – von acht über zwölf bis hin zu sechzehn Lagen. Mit jeder zusätzlichen Schicht verschärfen sich jedoch mehrere physikalische und fertigungstechnische Probleme gleichzeitig.

Ein zentrales Thema ist die Dünnung der einzelnen Dies: Um die Gesamthöhe des Stapels innerhalb der vorgegebenen Package-Grenzen zu halten, müssen die Wafer immer dünner geschliffen werden. Das erhöht die mechanische Fragilität während Handling und Bonding erheblich. Gleichzeitig nimmt der Flächenbedarf für Through-Silicon-Vias (TSVs) relativ zur verfügbaren Die-Fläche zu, was die nutzbare Speicherdichte begrenzt und das Interconnect-Design komplexer macht.

Wärmeableitung als kritischer Faktor

Mit zunehmender Stapelhöhe wird auch die Wärmeabfuhr zum limitierenden Faktor. Die inneren Dies eines hohen Stapels sind thermisch schlechter angebunden als die äußeren Lagen, was zu Hotspots und Zuverlässigkeitsrisiken führt. Lösungsansätze reichen von verbesserten Underfill-Materialien über thermisch leitfähige TSV-Strukturen bis hin zu neuartigen Kühlkonzepten innerhalb des Packages.

Hinzu kommt ein wirtschaftlicher Aspekt: Die Fertigungskapazität für fortschrittliches Hybrid-Bonding und TSV-Prozesse ist begrenzt, und die Ausbeute sinkt mit steigender Lagenzahl, da ein einzelner defekter Die den gesamten Stapel unbrauchbar machen kann. Die Branche steht damit vor der Aufgabe, Test- und Reparaturstrategien für Known-Good-Dies weiterzuentwickeln, um die wirtschaftliche Skalierung von HBM auch bei zwölf oder sechzehn Lagen aufrechtzuerhalten.