Moores Gesetz – und warum es immer schwieriger wird

14.09.2026

1965 sagte Gordon Moore voraus, die Zahl der Bauelemente auf einem Chip werde sich weiter jährlich verdoppeln, 1975 korrigierte er sich auf etwa alle zwei Jahre. Sechzig Jahre später hält diese Vorhersage in ihrem Kern immer noch – aber nur, weil die Industrie alle zehn bis fünfzehn Jahre eine komplett neue physikalische Lösung erfinden musste, um sie am Leben zu halten. Jede dieser Lösungen war aufwendiger als die vorherige, und jede kaufte nur wieder eine begrenzte Zeitspanne.

Der stille Partner: Dennard Scaling

Dass kleinere Transistoren jahrzehntelang nicht nur dichter gepackt, sondern gleichzeitig auch schneller UND sparsamer wurden, war keine Selbstverständlichkeit, sondern eine eigene physikalische Regel: das nach IBM-Forscher Robert Dennard benannte Skalierungsgesetz von 1974. Es besagt, dass sich Versorgungsspannung und Strom eines Transistors im selben Maß verkleinern lassen wie seine geometrischen Abmessungen – mit der Konsequenz, dass die Leistungsdichte pro Chipfläche konstant bleibt, egal wie klein die Strukturen werden. Genau das erlaubte es der Industrie über Jahrzehnte, mit jeder neuen Generation gleichzeitig mehr Transistoren, höhere Taktfrequenzen und akzeptable Kühlanforderungen zu liefern – ein Dreifachgewinn quasi zum Nulltarif.

Warum dieser Mechanismus zerbrach

Um das Jahr 2005 endete dieser Dreifachgewinn abrupt. Die Gate-Oxidschicht war inzwischen auf wenige Atomlagen geschrumpft – dünn genug, dass Elektronen sie per quantenmechanischem Tunneleffekt einfach durchqueren konnten, unabhängig vom Schaltzustand des Transistors. Gleichzeitig ließ sich die Schwellenspannung nicht beliebig weiter absenken: Der Übergang zwischen „Aus“ und „An“ folgt einer thermisch bedingten Untergrenze von etwa 60 Millivolt pro Dekade Stromänderung bei Raumtemperatur – unterschreitet man einen gewissen Spannungsabstand, verschwimmen Ein- und Aus-Zustand ineinander. Beide Effekte zusammen ließen die Leckströme mit jeder weiteren Schrumpfung überproportional ansteigen, statt wie von Dennard vorhergesagt konstant zu bleiben. Die Leistungsdichte begann zu steigen statt stabil zu bleiben – die Chipindustrie nennt das bis heute schlicht die „Power Wall“. Sichtbarstes Symptom: Die jahrzehntelang steigenden Taktfrequenzen blieben ab Mitte der 2000er Jahre bei drei bis vier Gigahertz stehen. Intel und AMD wichen stattdessen auf Mehrkernprozessoren aus – nicht weil Parallelität eleganter gewesen wäre, sondern weil die Physik einer weiteren Taktsteigerung schlicht im Weg stand.

Kurzkanaleffekte zwingen zu neuer Geometrie

Parallel dazu machte sich ein zweites, geometrisches Problem bemerkbar. Je kürzer der Kanal zwischen Source und Drain eines klassischen, flachen MOSFET wurde, desto mehr verlor das Gate die alleinige elektrostatische Kontrolle über den Kanal – die Drain-Spannung begann selbst Einfluss auf den Kanal zu nehmen und senkte die effektive Schaltschwelle ungewollt ab (Drain-Induced Barrier Lowering). Die Folge: unkontrollierbar steigende Leckströme schon im ausgeschalteten Zustand. Erste Abhilfe brachte 2003 verspannt aufgewachsenes Silizium, dessen gezielt gedehntes Kristallgitter die Ladungsträgerbeweglichkeit erhöhte, ohne dass dafür weiter geschrumpft werden musste. 2007 folgte der High-k-Metal-Gate-Prozess: Die inzwischen atomar dünne, leckende Siliziumdioxid-Gateisolation wich einem physikalisch dickeren, aber elektrisch gleichwertigen Material auf Hafniumoxid-Basis in Kombination mit einer Metall- statt Polysilizium-Gateelektrode – das stoppte den Tunnelstrom durchs Gate, ohne die elektrostatische Kontrolle zu verschlechtern.

Der Transistor stellt sich auf

Auch das reichte nur bis in den Bereich von etwa 22 Nanometern. Die eigentliche geometrische Lösung hatte Chenming Hu mit seiner Gruppe an der UC Berkeley bereits 1999 vorgeschlagen, kommerziell umgesetzt wurde sie erstmals 2011 von Intel unter dem Namen Tri-Gate: Der leitende Kanal steht als dünne, senkrechte Silizium-Finne auf dem Substrat, das Gate umschließt sie von drei Seiten statt nur von oben flach aufzuliegen. Diese dreiseitige Umklammerung gibt dem Gate seine elektrostatische Kontrolle über den Kanal zurück und drückt die Leckströme wieder auf ein beherrschbares Maß – der FinFET kaufte der Industrie damit eine weitere Dekade an Skalierung.

Wenn selbst die Finne nicht mehr reicht

Unterhalb der 5-Nanometer-Klasse stößt auch das FinFET-Prinzip an seine Grenzen: Die Finnen müssen so schmal und eng beieinander stehen, dass Fertigungsschwankungen die Bauelementeigenschaften kaum noch vorhersagbar machen. Der nächste Schritt umschließt den Kanal komplett statt nur von drei Seiten: Beim Gate-All-Around-Transistor (GAAFET) liegen mehrere übereinandergestapelte, horizontale Silizium-Nanoschichten vor, jede einzelne vollständig vom Gate-Material umhüllt – die maximal mögliche elektrostatische Kontrolle. Samsung brachte diese Bauform 2022 unter dem Namen MBCFET zuerst in Serienproduktion, Intel folgte mit seiner eigenen Variante RibbonFET in den 18A-/20A-Prozessen, TSMC bereitet eine eigene Nanosheet-Transistor-Generation für kommende Knoten vor.

Warum ohne EUV nichts mehr geht

Diese immer komplexeren dreidimensionalen Strukturen ließen sich mit klassischer Belichtungstechnik bei 193 Nanometern nur noch über eine wachsende Zahl versetzter Teilbelichtungen (Multiple Patterning) fertigen – mit jeder zusätzlichen Belichtung stiegen Kosten, Prozesszeit und Fehleranfälligkeit. Erst die kürzere Wellenlänge der EUV-Lithografie bei 13,5 Nanometern erlaubte es, viele dieser feinen Strukturen wieder in einem einzigen Belichtungsschritt zu erzeugen, statt in fünf oder sechs. Ohne EUV wäre die wirtschaftliche Fertigung heutiger FinFET- und GAAFET-Generationen kaum mehr darstellbar gewesen.

Ist Moores Gesetz jetzt also tot?

Die Antwort hängt davon ab, welche Version des Gesetzes man meint. Rein an der Transistordichte gemessen, setzt sich die Verdopplung durch immer aufwendigere Tricks bis heute im Wesentlichen fort – aktuell etwa durch rückseitige Stromversorgung, bei der die Verdrahtung für die Chip-Stromzufuhr auf die Rückseite des Wafers verlegt wird, um auf der Vorderseite Platz für zusätzliche Signalleitungen zu schaffen, sowie durch 3D-Stapelung mehrerer Chiplets übereinander. An der ursprünglich mitgemeinten wirtschaftlichen Komponente – stetig fallende Kosten pro Transistor – hakt es dagegen zunehmend: Jeder neue Fertigungsknoten kostet in Entwicklung und Anlagenpark drastisch mehr als der vorherige, weshalb Branchenstimmen wie Nvidia-Chef Jensen Huang das Gesetz 2022 öffentlich für wirtschaftlich tot erklärten, während Intel an seinem eigenen, weiterhin auf Verdichtung ausgelegten Fahrplan festhält. Vielleicht ist die ehrlichste Zusammenfassung: Moores Gesetz war nie ein Naturgesetz, sondern ein selbst gesetztes Branchenziel, das die Industrie in jeder Dekade nur um den Preis einer völlig neuen physikalischen Erfindung – verspanntes Silizium, High-k-Metal-Gate, FinFET, GAAFET, EUV – aufrechterhalten konnte. Die Verdopplung ging weiter. Einfacher wurde sie nie.