AMD bringt mit einem neuen System-on-Chip (SoC) eine Architektur für Robotik-Anwendungen auf den Markt, die bewusst von der GPUgraphics processing unitEin Grafikprozessor, der auch als Beschleuniger für KI-Workloads eingesetzt wird.-zentrierten Herangehensweise vieler Wettbewerber abweicht. Anstatt separate Rechenwerke mit jeweils eigenem Speicher zu verwenden, integriert der Chip CPUcentral processing unitZentrale Recheneinheit, die Programmbefehle verarbeitet und Datenoperationen ausführt., GPUgraphics processing unitEin Grafikprozessor, der auch als Beschleuniger für KI-Workloads eingesetzt wird. und eine Neural Processing Unit (NPUNeural Processing UnitEine NPU ist ein spezialisierter Prozessor für neuronale Netzwerke und KI-Inferenz.) auf einem gemeinsamen Die mit einheitlichem Speicherzugriff.
Diese Unified-Memory-Architektur soll den Datenaustausch zwischen den unterschiedlichen Recheneinheiten beschleunigen, da Kopiervorgänge zwischen getrennten Speicherbereichen entfallen. Für Robotik-Systeme, die Sensordaten in Echtzeit verarbeiten und gleichzeitig KIArtificial IntelligenceKI bezeichnet Verfahren, die Aufgaben durch datengetriebene Modelle automatisieren.-Inferenz sowie klassische Steuerungsaufgaben ausführen müssen, verspricht das geringere Latenzen und einen niedrigeren Energieverbrauch pro Operation.
Wettbewerb um heterogene Chip-Designs
Mit diesem Ansatz tritt AMD in direkte Konkurrenz zu Nvidia, dessen Jetson-Plattformen bislang stark auf die GPUgraphics processing unitEin Grafikprozessor, der auch als Beschleuniger für KI-Workloads eingesetzt wird. als zentrale Recheneinheit setzen. Die Entwicklung zeigt einen branchenweiten Trend hin zu heterogenen SoC-Designs, bei denen unterschiedliche spezialisierte Kerne über fortschrittliche Packaging- und Interconnect-Technologien eng miteinander verzahnt werden, statt auf einen einzelnen dominanten Beschleuniger zu setzen.
Für die Halbleiterfertigung bedeuten solche Multi-Core-SoCs steigende Anforderungen an Chipdesign, Verdrahtung und thermisches Management, da mehrere leistungshungrige Funktionsblöcke auf engem Raum untergebracht und mit hoher Bandbreite verbunden werden müssen.