Chipdesign und EDA: Wie aus handgezeichneten Layouts Milliarden Transistoren wurden

14.10.2026

Frühe integrierte Schaltungen entstanden aus handgezeichneten Maskenplänen. Mit Mead und Conway, Standardzellbibliotheken, Verilog, VHDL und der automatischen Logiksynthese änderte sich die Entwicklung grundlegend. Die Geschichte der EDA zeigt, wie sich heute komplexe Chips entwerfen lassen, ohne Milliarden Transistoren einzeln zu zeichnen.

Chipdesign und EDA: Wie aus handgezeichneten Layouts Milliarden Transistoren wurden

Bild: ChatGPT

1971 brachte Intel den Mikroprozessor 4004 auf den Markt. Auf seinem Siliciumchip arbeiteten rund 2.300 Transistoren zusammen. Mehr als fünf Jahrzehnte später enthalten Hochleistungsprozessoren und KI-Beschleuniger viele Milliarden Transistoren. NVIDIAs 2024 vorgestellte Blackwell-GPU beispielsweise besteht aus zwei miteinander verbundenen Dies mit zusammen 208 Milliarden Transistoren. Der Fortschritt von wenigen Tausend zu Hunderten Milliarden Bauelementen war allerdings nicht allein eine Folge kleinerer Strukturen. Er erforderte eine zweite Revolution: die grundlegende Veränderung des Chipdesigns.

In den Anfangsjahren mussten Ingenieure die Strukturen ihrer Schaltung aufzeichnen und sämtliche Kontakte und Leiterbahnen im Auge behalten. Heute können große Teile einer digitalen Schaltung in Hardwarebeschreibungssprachen formuliert werden. Programme verwandeln diese Beschreibung in Logikgatter, suchen passende Standardzellen aus, platzieren sie auf der Chipfläche und verbinden sie über mehrere Metalllagen. Wie kam es dazu, dass aus dem Zeichnen einzelner Transistoren ein weitgehend automatisierter Entwicklungsprozess wurde?

Die ersten integrierten Schaltungen entstanden auf dem Zeichenbrett

Als Ende der 1950er-Jahre die ersten integrierten Schaltungen entstanden, enthielten sie nur wenige Transistoren, Widerstände und Verbindungen. Schon damals bedeutete Chipdesign mehr als die Erstellung eines elektrischen Schaltplans. Der Hersteller benötigte für jeden Fertigungsschritt eine geometrische Vorlage: Wo sollte Silicium dotiert werden? An welchen Stellen würden Oxidschichten geöffnet? Wo mussten Metallkontakte liegen, und welche Verbindungen durften sich keinesfalls berühren?

Die Layouts wurden häufig stark vergrößert auf Papier, transparenten Folien oder speziellen Schneidefolien gezeichnet. Beim sogenannten Rubylith-Verfahren schnitten Fachkräfte die Konturen einer farbigen Folie aus, um fotografisch verkleinerbare Maskenvorlagen herzustellen. Die einzelnen Zeichnungen repräsentierten unterschiedliche Ebenen des späteren Herstellungsprozesses. Ein Fehler in einer Ebene konnte dazu führen, dass ein Kontakt fehlte oder eine Leiterbahn einen Kurzschluss erzeugte. Solche Korrekturen waren mühsam und mussten sorgfältig auf andere Maskenebenen abgestimmt werden.

Bei kleinen Schaltungen blieb diese Arbeitsweise beherrschbar. Mit mehreren Hundert, Tausend und später Zehntausenden Bauelementen wurde sie zunehmend zum Engpass. Die Fabriken konnten immer mehr Transistoren herstellen, doch ihre Entwickler mussten auch in der Lage sein, entsprechend komplexe Schaltungen zu entwerfen.

Moores Gesetz und die wachsende Entwurfslücke

1965 veröffentlichte Gordon Moore seine bekannte Beobachtung zur zunehmenden Integrationsdichte. Die später als Mooresches Gesetz bezeichnete Entwicklung versprach immer mehr Funktionen auf derselben Chipfläche. Gerade dieses Wachstum stellte den Entwurf vor ein wirtschaftliches Problem: Wenn die Zahl möglicher Bauelemente rasch zunimmt, kann die Anzahl der Layoutzeichner und Schaltungsentwickler nicht im gleichen Maß wachsen.

Die entscheidende Frage lautete daher nicht allein, wie sich kleinere Transistoren fertigen ließen, sondern auch, wie man aus ihnen sinnvoll größere Systeme zusammensetzte. Ein komplexer Prozessor erforderte Rechenwerke, Register, Steuerlogik, Speicheranschlüsse und Takterzeugung. All diese Funktionen mussten zueinander passen. Der Entwurf musste deshalb vom individuellen Bauelement zunehmend auf die Ebene wiederverwendbarer Funktionsblöcke wechseln.

Diese Entwurfslücke war einer der wichtigsten Gründe für die Entwicklung rechnergestützter Verfahren. Dabei entstand nicht sofort eine einzige Software, die einen kompletten Chip automatisch konstruieren konnte. Vielmehr wurden zunächst einzelne Aufgaben digitalisiert: Simulation, Maskenzeichnung, elektrische Prüfung und das Bearbeiten wiederkehrender geometrischer Muster.

1960er- und 1970er-Jahre: CAD ersetzt die Zeichenfolie

Bereits in den 1960er-Jahren begannen Halbleiterunternehmen mit computergestützten Entwurfsverfahren. Bei Fairchild Semiconductor entstanden Programme für die Simulation digitaler Schaltungen, für die Erzeugung von Prüfmustern und für frühe Platzierungs- und Verdrahtungsaufgaben. Weitere Hersteller entwickelten eigene Systeme, meist für ihre speziellen Fertigungsprozesse.

In den 1970er-Jahren wurden unter anderem Systeme von Calma und Applicon für das Erfassen und Bearbeiten von Layoutdaten eingesetzt. Statt jeden Polygonzug auf einer Folie neu zu schneiden, konnten Layoutzeichner Formen digitalisieren, auf Bildschirmen verändern und als Daten abspeichern. Die Übergabe an die Maskenfertigung erfolgte zunehmend über digitale Geometriedaten; das von Calma entwickelte Format GDSII wurde später zu einem weitverbreiteten Industriestandard.

Allerdings war frühes Computer-Aided Design (CAD) noch nicht mit der heutigen Electronic Design Automation (EDA) gleichzusetzen. Ein digitales Zeichenbrett nimmt dem Entwickler nicht automatisch die Entscheidung ab, welche logischen Gatter benötigt werden oder wo jede Verbindung verlaufen soll. Das eigentliche Ziel der folgenden Jahrzehnte war daher, den Rechner nicht nur als Zeichengerät, sondern auch für Entwurfsentscheidungen zu nutzen.

1972/1973: SPICE macht die Schaltung vor der Fertigung berechenbar

Eine geometrisch korrekte Schaltung muss elektrisch noch lange nicht funktionieren. Transistoren besitzen Verstärkungen, Kapazitäten, Leckströme und temperaturabhängige Eigenschaften. Ein Signal kann zu langsam sein, eine Stufe instabil arbeiten oder ein Bauelement außerhalb seines zulässigen Betriebsbereichs geraten. Deshalb war neben der Layoutbearbeitung eine zuverlässige Schaltungssimulation erforderlich.

An der University of California in Berkeley entstand unter Donald O. Pederson und mit Laurence W. Nagel als zentralem Entwickler das Programm SPICE (Simulation Program with Integrated Circuit Emphasis). Eine erste Version wurde 1972 verfügbar; 1973 erschien eine grundlegende technische Veröffentlichung. SPICE konnte aus den Bauelementmodellen und ihren Verbindungen elektrische Netzgleichungen aufstellen und damit Gleichstromverhalten, Wechselstromantwort und zeitabhängige Vorgänge berechnen.

Für analoge Schaltungen war dies ein Meilenstein. Ein Verstärker ließ sich schon vor einem Fertigungslauf unter verschiedenen Spannungen und Temperaturen untersuchen. Später wurden SPICE und verwandte Programme auch für die elektrische Charakterisierung von Standardzellen wichtig. Für ganze Digitalschaltungen mit Millionen Transistoren wäre jedoch eine vollständige Simulation auf Transistorebene häufig viel zu aufwendig. Es brauchte zusätzlich höhere Abstraktionsebenen.

Mead und Conway: Chipdesign wird systematisch und lehrbar

In der zweiten Hälfte der 1970er-Jahre verbanden Carver Mead am California Institute of Technology und Lynn Conway bei Xerox PARC die bisherigen Erfahrungen zu einer neuen Methodik für sehr hoch integrierte Schaltungen, kurz VLSI (Very Large Scale Integration). Statt jedes Detail unmittelbar aus den Regeln einer bestimmten Fabrik abzuleiten, sollten Entwickler mit überschaubaren Entwurfsregeln, hierarchischen Modulen und klaren Schnittstellen arbeiten können.

Besonders einflussreich wurden vereinfachte geometrische Regeln, bei denen viele Abstände und Breiten als Vielfache einer Basiseinheit Lambda beschrieben wurden. Diese Abstraktion half, den Zusammenhang zwischen Layout und Herstellbarkeit zu vermitteln, ohne im Unterricht sämtliche Besonderheiten eines konkreten Fertigungsprozesses behandeln zu müssen. Ein universelles, ohne Anpassungen für alle Fabriken nutzbares Layout war damit allerdings nicht geschaffen.

Ebenso wichtig war das hierarchische Denken. Ein einmal entworfenes Register, Gatter oder Funktionsmodul sollte als Einheit behandelt und an anderer Stelle wiederverwendet werden können. Daraus entstand eine neue Vorstellung von Entwurfsproduktivität: Große Schaltungen konnten aus kleineren, bereits überprüften Elementen zusammengesetzt werden.

Mead und Conway dokumentierten ihre Methoden ab 1977 in mehreren Entwürfen ihres Lehrbuchs Introduction to VLSI Systems. Die Ansätze wurden 1978 an Hochschulen erprobt; die endgültige Buchfassung erschien Ende 1979 und wird oft mit 1980 datiert. Die Leistung des Duos lag nicht darin, sämtliche CAD-Verfahren neu zu erfinden, sondern aus Entwurfsmethodik, Ausbildung und praktischem Fertigungszugang eine zusammenhängende Bewegung zu machen.

1979: Ein Entwurf reist über das ARPANET zur Fertigung

Ein Lehrbuch allein hätte die neue Methode kaum so schnell verbreitet. Lynn Conway und ihr Team bei Xerox PARC organisierten daher einen ungewöhnlichen Fertigungsversuch: Studierende verschiedener Universitäten sollten eigene Chips entwerfen und diese tatsächlich herstellen lassen können. Beim Projekt MPC79 wurden Layoutdateien über das damalige ARPANET an eine zentrale Stelle übermittelt und zur Fertigung mehrerer kleiner Entwürfe zusammengefasst.

Dieses Prinzip der Multi-Project-Wafer (MPW) verteilte Masken- und Fertigungskosten auf viele Teilnehmer. Ein Institut benötigte nicht mehr seine eigene Fabrik, um einen Prototypen auszuprobieren. Die entstandenen Chips konnten gemessen werden, und die Erfahrungen flossen direkt in neue Entwürfe ein.

Aus solchen Projekten entwickelte sich der von DARPA unterstützte Dienst MOSIS, der Anfang 1981 regulär verfügbar wurde. Er erlaubte Hochschulen und später auch weiteren Entwicklern einen vergleichsweise einfachen Zugang zu Halbleiterfertigung. Organisatorisch zeigte dieses Modell schon früh, dass Entwurf und Fertigung nicht zwingend im selben Unternehmen stattfinden mussten.

Die Standardzelle: Ein fertiger Baustein statt einzelner Transistoren

Eine der folgenreichsten Vereinfachungen war die Verwendung sogenannter Standardzellen. Statt für jedes NAND-Gatter, jeden Inverter und jedes Flipflop erneut Transistoren und Kontakte zu zeichnen, greift der Entwurf auf eine Bibliothek bereits entwickelter Bausteine zurück. Eine solche Bibliothek enthält unter anderem Logikgatter mit unterschiedlicher Treiberstärke, Register, Multiplexer, Puffer und zahlreiche weitere Hilfszellen.

Die Zellen besitzen definierte Ein- und Ausgänge sowie einen geometrischen Aufbau, der ihre automatische Platzierung ermöglicht. Häufig haben sie eine kompatible Höhe, sodass Software sie in Reihen anordnen kann. Die elektrischen Eigenschaften und das Layout wurden vom Bibliotheksentwickler bereits charakterisiert beziehungsweise geprüft. Dadurch kann dieselbe Zelle in sehr vielen unterschiedlichen Schaltungen eingesetzt werden.

Für die Entwurfssoftware ist eine Standardzellbibliothek mehr als eine Sammlung von Zeichnungen. Sie enthält Modelle des logischen Verhaltens und Informationen über Verzögerungen, zulässige Belastungen und Leistungsaufnahme. Zusätzlich benötigt die physische Implementierung Angaben über Zellabmessungen, Anschlusspositionen und gegebenenfalls die Transistorstruktur. So kann ein Werkzeug entscheiden, ob beispielsweise ein schnelleres, größeres Gatter oder eine kleinere, sparsamere Variante besser zur Zielsetzung passt.

In den 1980er-Jahren wurden Standardzell-ASICs und Gate-Arrays zu wichtigen Formen kundenspezifischer Schaltungen. Beim Gate-Array war ein Teil der Strukturen bereits vorgegeben, während Standardzellen flexibler kombiniert werden konnten. Beides senkte den individuellen Entwurfsaufwand. Das manuelle Transistorlayout verschwand damit nicht vollständig: Es verlagerte sich in die Entwicklung der wiederverwendbaren Bibliothek.

Verilog und VHDL: Die Schaltung wird als Text beschrieben

Auch ein Entwurf aus Standardzellen konnte noch sehr groß sein. Deshalb entwickelte sich eine weitere Abstraktion: die Beschreibung von Hardware durch eine Sprache, statt durch eine grafische Verbindung jedes Gatters. Solche Hardwarebeschreibungssprachen (Hardware Description Languages, HDL) können beschreiben, welche Signale es gibt, wie sie miteinander verknüpft sind und wann Register ihren Wert ändern.

In den 1980er-Jahren wurden vor allem zwei Sprachen prägend. VHDL entstand im Umfeld des amerikanischen VHSIC-Programms und wurde 1987 als IEEE-Standard 1076 veröffentlicht. Verilog wurde ab 1984 bei Gateway Design Automation entwickelt und 1985 kommerziell angeboten; 1995 wurde es als IEEE 1364 standardisiert. Später kam mit SystemVerilog eine umfassendere Weiterentwicklung hinzu.

Eine Hardwarebeschreibung ist dabei nicht mit einem herkömmlichen Computerprogramm gleichzusetzen. Ein Prozessor führt Anweisungen nacheinander aus, während in einem Chip zahlreiche Gatter, Register und Rechenwerke gleichzeitig arbeiten können. Eine HDL kann solche parallelen Abläufe ausdrücken. Außerdem enthält sie Konstruktionen, die nur zur Simulation dienen, und andere, die sich tatsächlich in Hardware umsetzen lassen.

Das sogenannte Register Transfer Level (RTL) beschreibt die Operationen zwischen Registern und die Aktualisierung ihrer Werte zu Taktzeitpunkten. Ein Entwickler kann festlegen, dass zwei Zahlen addiert und das Ergebnis bei der nächsten Taktflanke gespeichert wird, ohne jeden Volladdierer selbst aus Transistoren zusammenzusetzen. Die grundlegenden Entscheidungen über Datenbreite, Pipeline, Takte, Speicher und Systemarchitektur bleiben dennoch bei den Entwicklern.

Logiksynthese: Aus RTL entsteht eine Gatternetzliste

Eine HDL-Datei legt noch nicht fest, welche physisch vorhandenen Bausteine einer Fabrik verwendet werden. Diese Lücke schließt die Logiksynthese. Sie analysiert das beschriebene Verhalten, vereinfacht logische Funktionen und überträgt sie auf passende Elemente einer Standardzellbibliothek. Das Ergebnis ist eine Netzliste, also die Beschreibung konkreter Zellen und ihrer elektrischen Verbindungen.

Forschungsarbeiten an Hochschulen und frühe kommerzielle Werkzeuge legten dafür die Grundlagen. Besonders prägend waren die seit den späten 1980er-Jahren angebotenen Synthesewerkzeuge von Synopsys. Der Design Compiler machte die Umwandlung von RTL in technologieabhängige Standardzellnetzlisten zu einem verbreiteten Bestandteil des industriellen Chipdesigns.

Die Synthese kann verschiedene Lösungen erzeugen. Je nach Vorgabe wählt sie beispielsweise größere Zellen, um kritische Signalpfade zu beschleunigen, oder kleinere Zellen, um Fläche und Stromaufnahme zu reduzieren. Für diese Optimierung benötigt das Programm sowohl eine genaue Beschreibung der Bibliothek als auch zeitliche und elektrische Randbedingungen. Ein schlecht gewähltes Architekturkonzept kann das Werkzeug allerdings nicht automatisch in eine gute Systemarchitektur verwandeln.

Physical Design: Millionen Zellen müssen ihren Platz finden

Nach der Synthese weiß die Entwurfssoftware, welche Standardzellen vorhanden sind und welche Verbindungen sie benötigen. Noch fehlen jedoch die geometrischen Positionen und Leitungswege. Erst das Physical Design übersetzt die Netzliste in die für die Fertigung erforderlichen Strukturen.

Beim Floorplanning werden die Chipfläche und die Lage großer Blöcke, beispielsweise Speicher-Makros, Schnittstellen und Prozessorkerne, festgelegt. Die Placement-Werkzeuge platzieren anschließend die Standardzellen. Dabei müssen sie Fläche, Signalverzögerung, lokale Verdrahtungsdichte und elektrische Anforderungen berücksichtigen. Millionen Zellen können nicht beliebig dicht nebeneinanderstehen, wenn anschließend kein Platz mehr für Verbindungen bleibt.

Eine weitere wichtige Aufgabe ist die Verteilung des Taktsignals. Die Clock Tree Synthesis ergänzt Puffer und organisiert die Taktleitungen so, dass Register den Takt möglichst innerhalb der erlaubten zeitlichen Unterschiede erhalten. Anschließend legen Routing-Werkzeuge die Signalverbindungen über zahlreiche Metalllagen. Dabei verbinden Vias unterschiedliche Ebenen, und geometrische Mindestabstände verhindern Kurzschlüsse.

Der Rechner sucht nicht einfach den kürzesten Weg zwischen zwei Anschlüssen. Er muss Millionen konkurrierender Verbindungen möglichst günstig anordnen, Verzögerungen klein halten, Überlastungen vermeiden und die Regeln des Fertigungsprozesses erfüllen. Die automatische Verdrahtung gehört daher zu den rechnerisch anspruchsvollsten Aufgaben der EDA.

Timing, Leistung und Fläche: Der eigentliche Optimierungskonflikt

Ein logisch korrektes Netz aus Gattern kann im Betrieb trotzdem versagen, wenn ein Signal zu spät ankommt. Jede Zelle verursacht eine Verzögerung; zusätzlich wirken die Kapazitäten und Widerstände der Leitungen. Mit der Static Timing Analysis (STA) wird geprüft, ob Daten früh genug vor einer Taktflanke stabil sind und danach ausreichend lange erhalten bleiben. Werden solche Setup- oder Hold-Bedingungen verletzt, müssen Zellen verändert oder Leitungen anders geführt werden.

Gleichzeitig benötigt der Chip Energie. Häufiges Umschalten lädt und entlädt Kapazitäten; Leckströme fließen auch ohne Zustandswechsel. Bei großen Chips kommen Spannungsabfälle im Versorgungsnetz und die örtliche Wärmeentwicklung hinzu. Deshalb versuchen EDA-Werkzeuge, drei Größen gegeneinander abzuwägen: Power, Performance und Area (PPA), also Energiebedarf, Geschwindigkeit und Fläche.

Diese Ziele widersprechen sich häufig. Eine größere Zelle kann ein Signal schneller treiben, benötigt aber mehr Fläche und kann die Kapazität vorangehender Stufen erhöhen. Eine kompaktere Platzierung spart Fläche, kann jedoch die Verdrahtung erschweren und die Verlustleistung auf engem Raum konzentrieren. Moderne Entwurfsprozesse bestehen deshalb aus vielen aufeinanderfolgenden Optimierungsschritten.

Prüfen, bevor der erste Wafer belichtet wird

Die automatische Erzeugung eines Layouts ist nur die halbe Aufgabe. Ebenso wichtig ist seine Überprüfung. Ein Design Rule Check (DRC) kontrolliert, ob geometrische Vorgaben der Fertigung eingehalten werden, etwa Mindestbreiten, Abstände und zulässige Überdeckungen. Der Layout Versus Schematic-Vergleich (LVS) prüft, ob die aus dem Layout abgeleiteten elektrischen Verbindungen der beabsichtigten Schaltung entsprechen.

Weitere Programme berechnen parasitäre Widerstände und Kapazitäten aus den tatsächlichen Metallformen und wiederholen damit Timing- und Signalintegritätsanalysen. Andere Prüfungen beschäftigen sich mit der Stromversorgung, der Temperatur oder kritischen Fertigungseffekten. Hinzu kommt die funktionale Verifikation: Simulation, formale Methoden, Emulation und FPGA-Prototypen können Fehler aufdecken, die mit der Geometrie überhaupt nichts zu tun haben.

Gerade bei Milliarden von Transistoren ist dieser Prüfaufwand enorm. Ein funktional fehlerhaftes Steuersignal kann trotz perfekter Maskengeometrie einen kompletten Chip unbrauchbar machen. EDA besteht deshalb heute zu einem sehr großen Teil aus Werkzeugen, die Fehler bereits vor dem Tape-out, der endgültigen Freigabe der Fertigungsdaten, entdecken sollen.

PDKs und Foundries trennen Chipentwicklung von Chipfertigung

Mit der zunehmenden Verbreitung fabrikloser Halbleiterunternehmen gewann die Zusammenarbeit zwischen Designhaus und Chipfertiger an Bedeutung. Wer einen Chip entwickelt, benötigt genaue Informationen über den vorgesehenen Prozess. Diese werden in einem Process Design Kit (PDK) zusammengeführt. Dazu gehören etwa Designregeln, Simulationsmodelle, technologische Schichtdefinitionen und Verifikationsdaten.

Ein PDK ist keine Garantie, dass jeder Entwurf fehlerfrei funktioniert. Es stellt aber eine gemeinsame Grundlage für die Entwicklungswerkzeuge und die Fabrik bereit. Standardzellen, Speicher-Makros und andere wiederverwendbare Schaltungsblöcke werden häufig als lizenzierbare IP-Blöcke angeboten. Ein Unternehmen kann damit beispielsweise eine Prozessorarchitektur oder Schnittstelle in ein Produkt integrieren, ohne jeden Teil dieser Funktion selbst neu entwerfen zu müssen.

Die technische Trennung von Entwurf und Fertigung veränderte die wirtschaftliche Struktur der Halbleiterindustrie. Immer mehr Unternehmen konnten komplexe Chips entwickeln, während sie deren eigentliche Produktion einer Foundry überließen. EDA-Software und standardisierte Entwurfsschnittstellen waren dafür eine wesentliche Voraussetzung.

Vom ASIC zum System-on-Chip

Mit der wachsenden Integrationsdichte wurde aus der Entwicklung einzelner Schaltungen zunehmend die Integration ganzer Systeme. Ein System-on-Chip (SoC) kann Prozessoren, Beschleuniger, Schnittstellen, Speichercontroller und Sicherheitsfunktionen miteinander kombinieren. Nicht jeder Block wird auf dieselbe Weise entwickelt: Digitale Logik basiert oft auf Standardzellen, während Speicherarrays, Analogschaltungen oder besonders zeitkritische Hochfrequenzblöcke eigene Layoutmethoden benötigen.

Der Entwurf wird daher in Module aufgeteilt, die unterschiedliche Teams entwickeln und prüfen können. Wiederverwendbare IP, einheitliche Schnittstellen und hierarchische Verifikation verhindern, dass jedes neue Produkt vollständig von vorne beginnen muss. Gleichzeitig stellt die Integration selbst eine große technische Aufgabe dar: Taktbereiche, Spannungsversorgungen, Protokolle und physische Platzierung müssen miteinander vereinbar sein.

Mit Chiplets und modernen Packaging-Verfahren weitet sich die Aufgabe über ein einzelnes Silicium-Die hinaus aus. EDA-Werkzeuge berücksichtigen zunehmend auch Verbindungen zwischen mehreren Dies, thermische Effekte und die Eigenschaften des Gehäuses. Die Automatisierung des Chipdesigns entwickelt sich damit zu einer Automatisierung ganzer Halbleitersysteme.

Die Grenze der Automatisierung

Auch heute wird nicht jeder Transistor von Software frei erfunden. Viele Milliarden Bauelemente entstehen aus mehrfach genutzten Standardzellen und Speicherstrukturen, deren Grundaufbau zuvor von Spezialisten entwickelt und verifiziert wurde. Bestimmte Analogschaltungen, SRAM-Zellen, HF-Bauelemente und andere kritische Strukturen erfordern weiterhin erhebliche manuelle Optimierung und physikalisches Verständnis.

Hinzu kommen die Grenzen der automatischen Systemarchitektur. Ein Werkzeug kann die Timing-Eigenschaften eines Addierers verbessern oder Varianten einer gegebenen Schaltung vergleichen. Ob ein Prozessor eine weitere Pipeline-Stufe benötigt, welcher Speicheraufbau zur Anwendung passt oder welche Schnittstellen ein System haben sollte, sind weiterhin grundlegende Entwurfsentscheidungen.

Auch neue, auf maschinellem Lernen beruhende EDA-Verfahren ändern daran nichts grundsätzlich. Sie können etwa bei Such- und Optimierungsproblemen helfen, ersetzen aber nicht die korrekte Spezifikation, die Halbleiterphysik und die Validierung der Ergebnisse.

Offene Werkzeuge erinnern an die ursprüngliche VLSI-Revolution

In jüngerer Zeit wurden auch quelloffene EDA-Werkzeuge wichtiger. Projekte wie OpenROAD arbeiten an durchgängigen Abläufen von der RTL-Beschreibung bis zu Layoutdaten im GDSII-Format. Zusammen mit öffentlich zugänglichen älteren Fertigungsprozessen ermöglichen solche Werkzeuge, den vollständigen digitalen Entwurfsprozess in Lehre, Forschung und bei bestimmten Prototypen nachzuvollziehen.

Die modernsten industriellen PDKs, Bibliotheken und Verifikationsdaten bleiben allerdings häufig vertraulich. Auch die technischen Anforderungen großer Spitzenchips können offene Werkzeuge allein nicht vollständig abdecken. Dennoch erinnert der Ansatz an die Mead-Conway-Idee der späten 1970er-Jahre: Chipentwicklung soll nicht ausschließlich denjenigen offenstehen, die eine eigene Halbleiterfabrik und eine umfangreiche interne Werkzeuglandschaft besitzen.

Die unsichtbare zweite Revolution

Die Entwicklung der Mikroelektronik wird gewöhnlich anhand kleinerer Strukturbreiten, größerer Wafer und neuer Transistorarchitekturen erzählt. Ohne die parallele Veränderung des Chipdesigns wären diese Fortschritte jedoch nicht in gleichem Umfang nutzbar gewesen. CAD digitalisierte zunächst die Geometrie, SPICE machte das elektrische Verhalten berechenbar, und Mead und Conway verbanden Systemarchitektur mit einer praktikablen VLSI-Entwurfsmethode. Standardzellen, Hardwarebeschreibungssprachen und automatische Synthese führten diese Entwicklung weiter.

Heute müssen Ingenieure nicht mehr Milliarden Transistoren einzeln zeichnen. Sie entwickeln Architekturen, definieren Funktionen, wählen geeignete Bibliotheken und überprüfen das Verhalten. Software setzt große Teile davon in physische Strukturen um – innerhalb von Regeln, die weiterhin aus der Halbleiterfertigung stammen. Die eigentliche Revolution besteht daher nicht darin, dass die Maschine den Menschen ersetzt hat. Sie besteht darin, dass Menschen inzwischen auf einer viel höheren Abstraktionsebene entwerfen können.