Vom Bonddraht zum Chiplet: Die Geschichte des Packaging

12.10.2026

Wie aus einfachen Drahtverbindungen hochkomplexe Chip-Systeme wurden – und warum das Packaging heute genauso entscheidend sein kann wie die Transistorfertigung.

Vom Bonddraht zum Chiplet: Die Geschichte des Packaging

Bild: ChatGPT

Ein moderner Prozessor kann Milliarden Transistoren enthalten. Doch keiner davon wäre von außen nutzbar, wenn die winzigen Strukturen nicht mit Strom versorgt, mit Signalen verbunden und vor ihrer Umgebung geschützt würden. Bei den ersten Transistoren genügte dafür ein kleines Metallgehäuse mit drei Anschlussdrähten. Heute können sich in einem einzigen Package mehrere Rechendies, ein eigener Ein-/Ausgabechip und gestapelte Speicherbausteine befinden, verbunden über Tausende feinster Kontakte.

Diese Entwicklung verlief nicht geradlinig. Der Bonddraht wurde durch neue Verfahren ergänzt, aber nie vollständig verdrängt; das Flip-Chip-Prinzip war bereits bekannt, lange bevor es für große Prozessoren unentbehrlich wurde. Und die Idee, mehrere Chips gemeinsam unterzubringen, ist deutlich älter als das Wort Chiplet. Entscheidend war stets dieselbe Frage: Wie lassen sich immer mehr elektrische Verbindungen auf weniger Raum herstellen, ohne Leistung, Zuverlässigkeit und bezahlbare Fertigung zu verlieren?

1950er-Jahre: Ein Gehäuse schützt den Transistor

Die ersten kommerziellen Transistoren bestanden aus einem empfindlichen Germaniumkristall mit Kontakten, der gegen Feuchtigkeit, mechanische Belastungen und Verunreinigungen geschützt werden musste. Häufig saß das Bauelement in einem metallischen, teilweise hermetisch verschlossenen Gehäuse. Die äußeren Drähte waren vergleichsweise kräftig und konnten verlötet werden; die Verbindung zum winzigen Halbleiter im Inneren war die wesentlich schwierigere Aufgabe.

Dabei erfüllte das Gehäuse von Anfang an mehrere Funktionen: Es nahm den Kristall mechanisch auf, stellte elektrische Anschlüsse bereit, leitete entstehende Wärme ab und schirmte das Bauelement gegen Einflüsse der Umgebung ab. Schon damals konnte eine schlechte Kontaktierung die Funktion eines ansonsten intakten Transistors zunichtemachen. Das Packaging war somit keine rein kosmetische Schlussarbeit, sondern ein eigener Fertigungsschritt mit erheblichem Einfluss auf die Ausbeute.

Mit der Entwicklung integrierter Schaltungen Ende der 1950er-Jahre verschärfte sich das Problem. Nun musste nicht mehr nur ein einzelner Transistor angeschlossen werden: Auf einem gemeinsamen Die lagen viele Bauelemente, deren Ein- und Ausgänge über winzige Metallflächen, die sogenannten Bondpads, mit dem Gehäuse verbunden werden mussten. Die Zahl dieser Kontakte stieg, während ihre Abstände kleiner wurden.

1957 bis 1959: Der Bonddraht wird industrietauglich

Ein entscheidender Fortschritt war das Thermokompressionsbonden. Bei den Bell Laboratories entwickelten Forscher um O. L. Anderson, H. Christensen und P. Andreatch in der zweiten Hälfte der 1950er-Jahre Verfahren, um feine Metallleiter durch Wärme und Druck mit Kontaktflächen zu verbinden. 1957 beschrieben sie diese Technik wissenschaftlich; Ende 1959 brachte Kulicke & Soffa einen kommerziellen Thermokompressionsbonder auf den Markt. Das zuvor aufwendige Kontaktieren wurde damit zunehmend zu einem reproduzierbaren Produktionsprozess.

Die Verbindung entstand ohne einen gewöhnlichen Lötvorgang. Gold wurde unter kontrolliertem Druck und erhöhter Temperatur plastisch verformt, sodass an der Kontaktstelle eine feste metallische Verbindung entstehen konnte. Der Draht blieb flexibel genug, um Bewegungen und unterschiedliche thermische Ausdehnungen aufzunehmen. Gleichzeitig durfte er nicht so hoch gebogen werden, dass er später das Gehäuse berührte oder bei der Vergussmasse beschädigt wurde.

In den 1960er-Jahren kam das Ultraschallbonden hinzu. Hochfrequente mechanische Schwingungen unterstützten die Verbindung, indem sie Oberflächenschichten aufbrachen und die Kontaktflächen unter Druck gegeneinander bewegten. Daraus entwickelten sich das Ultraschall-Wedge-Wedge-Bonden, häufig mit Aluminiumdraht, und das Thermosonic-Bonden, bei dem Wärme, Druck und Ultraschall kombiniert werden. Letzteres ermöglichte insbesondere das schnelle Ball-Wedge-Bonden mit feinen Gold- und später auch Kupferdrähten.

So funktioniert Ball-Wedge-Bonden

Das Prinzip ist technisch elegant: Ein feiner Metalldraht, häufig mit einem Durchmesser von etwa 15 bis 30 Mikrometern, wird durch eine hohle Keramikkapillare geführt. Am unteren Drahtende erzeugt eine kurze elektrische Entladung (Electronic Flame-Off, EFO) einen winzigen geschmolzenen Tropfen. Durch die Oberflächenspannung erstarrt er zu einer nahezu kugelförmigen Spitze, dem Free-Air Ball.

Die Maschine positioniert die Kapillare über einem Bondpad des Dies. Durch Absenken, definierten Anpressdruck, Wärme und Ultraschall wird die Kugel flachgedrückt und metallisch mit dem Pad verbunden. Der erste Kontakt heißt Ball Bond. Anschließend hebt die Kapillare ab und fährt auf einer programmierten Bahn zum Kontaktfinger des Trägerrahmens oder zum Substrat. Währenddessen läuft Draht nach und bildet eine kontrollierte Schleife, den Loop.

Am zweiten Kontakt drückt die Kapillare den Draht seitlich gegen die Metallfläche und erzeugt eine längliche Verbindung, den Wedge beziehungsweise Stitch Bond. Danach wird der Draht abgerissen und das Ende für den nächsten Ball vorbereitet. Ein einzelner elektrischer Anschluss benötigt damit zwei Bondstellen, aber nur einen durchgehenden Draht. Moderne automatische Maschinen führen diesen Bewegungsablauf vielfach pro Sekunde aus; die tatsächliche Geschwindigkeit hängt unter anderem von Drahtmaterial, Schleifenlänge und Kontaktgeometrie ab.

Der Draht selbst ist nicht die einzige Herausforderung. Die Bondpads müssen ausreichend sauber und mechanisch stabil sein, die Kontaktmetallurgien zueinander passen und die Schleifen dürfen sich weder berühren noch beim anschließenden Vergießen verformen. Gold war wegen seiner guten Verarbeitbarkeit lange verbreitet. Später gewannen Kupfer und weitere Legierungen aus Kostengründen sowie wegen günstiger elektrischer Eigenschaften an Bedeutung. Kupfer ist allerdings härter und seine Oberfläche oxidiert leichter; deshalb verlangt es andere Prozessbedingungen und oft besonders sorgfältig ausgelegte Bondpads. Das Wedge-Wedge-Verfahren blieb unter anderem bei Leistungshalbleitern mit dickeren Aluminiumdrähten wichtig.

1960er- und 1970er-Jahre: Das Dual-Inline-Gehäuse ermöglicht die Massenfertigung

Die integrierte Schaltung veränderte nicht nur den Chip, sondern auch dessen äußere Form. Statt Metallgehäusen mit drei Anschlüssen verbreiteten sich rechteckige Gehäuse mit zwei parallelen Kontaktreihen: das Dual Inline Package (DIP). Es ließ sich leicht auf Leiterplatten bestücken oder in Sockel einsetzen und wurde in zahlreichen Bauformen zum Standard für Logikbausteine, Speicher und frühe Mikroprozessoren.

Im Inneren saß der Die typischerweise auf einem metallischen Träger, der Die-Paddle eines gestanzten oder geätzten Leadframes. Vom Chip führten Bonddrähte zu dessen einzelnen Anschlussfingern. Anschließend wurde die Anordnung häufig mit Kunststoff umpresst, sodass nur noch die äußeren Anschlussbeinchen herausragten. Für erhöhte Anforderungen blieben Keramik- und andere hermetische Gehäuse erhalten.

Der Kunststoffverguss war wirtschaftlich entscheidend: Viele Bauelemente konnten automatisiert in gleichartigen Gehäusen hergestellt werden. Allerdings mussten Vergussmasse, Drahtschleifen und Kontaktflächen so aufeinander abgestimmt sein, dass kein Draht beim Fließen des Materials verschoben wurde. Außerdem konnten Feuchtigkeit, Temperaturwechsel und unterschiedliche Ausdehnungskoeffizienten langfristig zu Delaminationen oder Kontaktfehlern führen. Die Qualität des Packages bestimmte somit immer stärker die Zuverlässigkeit des fertigen Bausteins.

1960er-Jahre: IBM dreht den Chip um

Der Bonddraht hat einen geometrischen Nachteil: Seine Anschlusspunkte liegen meist am Rand des Dies, und für jede Verbindung ist eine eigene Drahtschleife nötig. Bei steigender Zahl von Ein- und Ausgängen wird der Umfang des Chips zur knappen Ressource. Zudem erzeugen lange Leitungen parasitäre Induktivitäten und Widerstände, die schnelle Signale und hohe Ströme erschweren.

IBM entwickelte deshalb bereits in den 1960er-Jahren ein anderes Konzept, die Controlled Collapse Chip Connection (C4). Beim später allgemein als Flip-Chip bekannten Verfahren sitzen die Kontakte nicht nur an den Chiprändern, sondern als Feld kleiner metallischer Erhebungen, den Bumps, auf der aktiven Chipseite. Der Die wird umgedreht und mit dieser Seite nach unten auf einen geeigneten Träger gesetzt. Beim Verlöten verbinden die Bumps Chip und Substrat direkt.

Der Name Controlled Collapse bezieht sich auf die kontrollierte Formgebung der Lotkontakte beim Aufschmelzen: Durch die begrenzten benetzbaren Flächen und die Oberflächenspannung stellt sich eine definierte Verbindungshöhe ein. Das Prinzip verkürzt elektrische Wege und ermöglicht eine weit höhere Zahl von Anschlüssen, weil die gesamte Chipfläche genutzt werden kann. Es war damit technisch seiner Zeit voraus. Für die kostengünstige Massenproduktion benötigte es allerdings präzise Bump-Prozesse, geeignete Träger und eine verlässliche Beherrschung mechanischer Spannungen.

1980er- und 1990er-Jahre: Die Anschlüsse wandern unter das Gehäuse

Während innerhalb des Packages weiterhin meist Bonddrähte arbeiteten, änderte sich außen die Verbindung zur Leiterplatte. Mit der Oberflächenmontage (Surface-Mount Technology, SMT) ersetzten kleine, seitlich herausgeführte Anschlüsse zunehmend die langen Pins für durchkontaktierte Bohrungen. Typische Bauformen waren das Small Outline Package (SOP) und das Quad Flat Package (QFP) mit Kontakten an vier Seiten.

Doch auch dort war die Zahl der Kontakte durch den verfügbaren Gehäuseumfang begrenzt. Die Antwort war das Ball Grid Array (BGA): Statt immer feinerer Beinchen an den Kanten liegen Lotkugeln als regelmäßiges Raster unter dem Gehäuse. Dadurch werden viele Anschlüsse auf einer vergleichsweise kompakten Fläche möglich. Bei Prozessoren setzte sich eine Kombination durch, bei der ein Die über Bonddrähte oder zunehmend per Flip-Chip mit einem Package-Substrat verbunden ist und dieses wiederum über ein BGA auf der Leiterplatte sitzt.

BGA und Flip-Chip sind nicht dasselbe. BGA bezeichnet in erster Linie die äußere Verbindung des Gehäuses zur Leiterplatte. Flip-Chip beschreibt, wie der Halbleiter-Die mit dem Träger verbunden wird. Beide Verfahren können gemeinsam in einem Bauteil eingesetzt werden. Diese Unterscheidung ist wichtig, weil äußerlich nahezu identische Gehäuse im Inneren völlig unterschiedlich aufgebaut sein können.

Weshalb Underfill und Wärmeabfuhr so wichtig wurden

Ein Silicium-Die dehnt sich bei Erwärmung anders aus als ein organisches Package-Substrat. Bei jedem Aufheizen und Abkühlen entstehen daher mechanische Spannungen in den kleinen Flip-Chip-Lotkontakten. Um sie zu entlasten, wird der Zwischenraum unter dem Die häufig mit einem fließfähigen, später aushärtenden Polymer gefüllt – dem Underfill. Es verteilt die Kräfte auf eine größere Fläche und schützt die Kontaktstellen.

Gleichzeitig wuchs die Verlustleistung moderner Prozessoren. Die Wärme konnte nicht mehr allein über die Anschlüsse abgeführt werden. Größere Dies benötigten Wärmeverteiler, geeignete Wärmeleitmaterialien und eine mechanisch zuverlässige Verbindung zum Kühlkörper. Die Konstruktion des Packages wurde dadurch zu einem Zusammenspiel aus Elektrotechnik, Werkstoffkunde und Thermomechanik: Ein elektrisch hervorragender Kontakt war wenig wert, wenn er bei Temperaturwechseln riss oder sich das Substrat verzog.

Diese Fragen blieben nicht auf Hochleistungsprozessoren beschränkt. Auch kleine mobile Bauteile mussten gleichzeitig dünner, dichter und zuverlässiger werden. Deshalb entstanden Chip-Scale-Packages, Wafer-Level-Packaging und später Fan-Out-Verfahren, bei denen Anschlussstrukturen beziehungsweise zusätzliche Umverdrahtungslagen bereits auf Wafer- oder rekonstituierter-Wafer-Ebene aufgebaut werden. Ein Teil dessen, was früher erst nach dem Vereinzeln erfolgte, wanderte damit zurück in waferähnliche Fertigungsprozesse.

2000er-Jahre: Ein Package wird zum System

Mehrere Dies gemeinsam zu verpacken war keineswegs neu. Schon lange gab es hybride Schaltungen, Multi-Chip-Module und Speicherstapel, bei denen mehrere Bausteine in einem Gehäuse arbeiteten. Mit steigender Integrationsdichte wurde daraus jedoch eine neue strategische Möglichkeit: Ein System musste nicht mehr aus genau einem großen Siliciumstück bestehen.

Ein solcher Verbund wird oft System in Package (SiP) genannt. Je nach Ausführung können Logikchips, Speicher, Hochfrequenzbauteile, Sensoren oder passive Komponenten gemeinsam untergebracht werden. Das Package übernimmt dann nicht mehr nur die Aufgabe, einen fertigen Chip elektrisch herauszuführen; es bestimmt die räumliche Anordnung, die Signalwege, die Stromversorgung und zu einem erheblichen Teil die Leistungsfähigkeit des gesamten Systems.

Die Motivation war nicht nur Platzersparnis. Verschiedene Schaltungsteile profitieren von unterschiedlichen Fertigungsprozessen. Eine hochgetaktete Rechenlogik benötigt möglicherweise einen sehr modernen Technologieknoten, während analoge Schnittstellen, Hochspannungstransistoren oder große Ein-/Ausgabeschaltungen auf einem ausgereiften Prozess wirtschaftlicher sein können. Werden diese Funktionen getrennt gefertigt und erst im Package verbunden, lassen sich spezialisierte Technologien gezielter kombinieren.

2012: 2,5D-Integration und der Silicium-Interposer

Für eine besonders schnelle Verbindung benachbarter Dies reichten die relativ groben Strukturen üblicher organischer Träger nicht immer aus. Eine Lösung war der Silicium-Interposer: ein zusätzlicher Siliciumträger mit sehr feinen Metallleitungen, auf dem mehrere aktive Dies nebeneinander platziert werden. Der Interposer kann über Durchkontaktierungen, sogenannte Through-Silicon Vias (TSVs), Signale zum darunterliegenden Package-Substrat weitergeben. Er ist im klassischen Fall selbst kein rechnender Chip, sondern vor allem ein hochdichtes Verdrahtungsmedium.

Weil die aktiven Dies nebeneinander liegen, spricht man von 2,5D-Integration. Das System nutzt Fertigungstechniken aus der Siliciumwelt, um Verbindungen herzustellen, die sich auf einer normalen Leiterplatte oder einem groben Package-Substrat nur schwer realisieren ließen. TSMC meldete 2012 einen CoWoS-Testaufbau (Chip on Wafer on Substrate) mit einem Logikchip und Speicher. CoWoS entwickelte sich anschließend zu einer wichtigen Plattform für hochleistungsfähige Rechensysteme und später für KI-Beschleuniger.

Mit dem Interposer wurden tausende kurze, parallele Datenleitungen praktikabel. Ein sehr breiter Datenbus konnte langsamer getaktet werden als wenige extrem schnelle Leitungen und trotzdem eine hohe Gesamtbandbreite erreichen. Der Ansatz zeigte allerdings auch neue Grenzen: Große Interposer, aufwendige Montage, präzise Ausrichtung und die gemeinsame Ausbeute mehrerer teurer Komponenten beeinflussen die Kosten des Gesamtpackages.

2015: HBM macht das Packaging sichtbar

Wie wichtig diese Technik geworden war, zeigte AMD 2015 mit der Grafikkarte Radeon R9 Fury X. Ihr Grafikchip der Fiji-Familie saß gemeinsam mit vier Stapeln High Bandwidth Memory (HBM) auf einem Silicium-Interposer. Jeder HBM-Stapel enthielt mehrere übereinanderliegende DRAM-Dies, die durch vertikale TSV-Verbindungen und feine Kontakte miteinander kommunizierten. Der Prozessor und die Speicherstapel selbst lagen nebeneinander; vertikal gestapelt war der Speicher innerhalb der HBM-Bausteine.

Der Aufbau bot eine Gesamt-Speicheranbindung von 4.096 Bit und erreichte eine theoretische Bandbreite von 512 GB/s. Die dafür nötigen Tausenden Leitungen wären über ein gewöhnliches großes Leiterplattenlayout nur mit deutlich höherem Aufwand unterzubringen gewesen. Entscheidend war nicht eine magische Beschleunigung einzelner Transistoren, sondern die Verbindung aus kurzer Entfernung, sehr breitem Interface und gemeinsam optimierter Montage.

HBM wurde zunächst für besonders bandbreitenhungrige Grafik- und Rechensysteme eingesetzt und später zum wesentlichen Baustein moderner KI-Beschleuniger. Hier entwickelte sich das Packaging zum möglichen Engpass der gesamten Lieferkette: Ein fertiger Logik-Die genügt noch nicht, wenn die benötigten HBM-Stapel, Interposer, Substrate und Montagekapazitäten fehlen.

2018/2019: Aus einem Prozessor werden mehrere Chiplets

Der Wunsch nach immer größeren Chips stieß auf eine physikalische und wirtschaftliche Grenze. Ein großer Die besitzt mehr Fläche, auf der ein Defekt auftreten kann. Seine Herstellung wird deshalb bei gleicher Defektdichte häufig schwieriger und teurer. Hinzu kommt die maximale Belichtungsfläche, die durch das optische System und das Retikelformat einer Lithografieanlage begrenzt ist.

Statt alle Funktionen auf einem einzigen großen Die unterzubringen, kann der Entwurf in kleinere Teile zerlegt werden. AMD demonstrierte 2018 das Prinzip seines späteren EPYC-Prozessors „Rome“: Rechenchiplets in einer modernen 7-nm-Technologie kommunizieren mit einem separaten Ein-/Ausgabe-Die, für den ein ausgereifterer Prozess genügt. 2019 erreichte diese Architektur den Markt. Der Vorteil lag nicht allein in höherer Kernzahl, sondern auch in der Möglichkeit, kleinere Rechendies über verschiedene Produktvarianten hinweg wiederzuverwenden und den jeweils passenden Fertigungsprozess zu wählen.

Ein Chiplet ist allerdings nicht einfach jeder beliebige Chip in einem gemeinsamen Gehäuse. Gemeint sind funktionale Teile eines größeren Systems, die als eigenständige Dies gefertigt und anschließend mit einer dafür ausgelegten, leistungsfähigen Die-zu-Die-Verbindung zu einer Einheit integriert werden. Die Idee des Multi-Chip-Moduls war alt; neu waren die hohe Integrationsdichte, die systematische Aufteilung komplexer Prozessoren und die wirtschaftliche Bedeutung des Ansatzes.

3D-Integration: Wenn Chips übereinandergestapelt werden

Neben dem horizontalen Nebeneinander entstand eine zweite Richtung: die vertikale Integration aktiver Logik. Intel stellte Ende 2018 die Foveros-Technologie vor und zeigte 2019 mit „Lakefield“ einen Prozessorentwurf, bei dem unterschiedliche Logik-Dies übereinander angeordnet waren. 2020 kam Lakefield als Produkt auf den Markt. Damit wurden 3D-Aufbauten auch bei komplexer Prozessorlogik sichtbar, statt sich vor allem auf Speicherstapel zu beschränken.

Für solche Verbindungen dienen sehr feine Bumps, Mikro-Bumps oder – bei moderneren Verfahren – direkte Kupfer-zu-Kupfer-Kontakte in Kombination mit einer Dielektrikumverbindung. Das sogenannte Hybrid Bonding kann eine noch engere Kontaktteilung ermöglichen und die Übergangswiderstände sowie den Platzbedarf der Verbindungen verringern. Es verlangt aber außerordentlich plane, saubere Oberflächen und eine sehr präzise Ausrichtung.

Die vertikale Stapelung verkürzt Signalwege, erhöht jedoch die thermische Komplexität: Im Inneren eines Stapels entsteht Wärme, die nur über begrenzte Pfade abgeführt werden kann. Zudem wird die Teststrategie schwieriger. Ein fehlerhafter Die kann nach der Montage nicht immer wirtschaftlich ersetzt werden. Deshalb müssen die einzelnen Chips möglichst früh geprüft werden – das Schlagwort dafür lautet Known Good Die. Die Endausbeute hängt damit nicht nur vom besten Einzelchip, sondern vom fehlerfreien Zusammenwirken sämtlicher Komponenten und Verbindungsebenen ab.

Seit 2022: Aus der Verbindung wird ein Standard

Je mehr Unternehmen Chiplets einsetzen, desto wichtiger wird die Frage, ob Dies unterschiedlicher Hersteller miteinander arbeiten können. Ein Package lässt sich nicht wie ein Baukasten zusammensetzen, solange jede Firma ihre eigenen elektrischen Schnittstellen, Protokolle und mechanischen Regeln verwendet. Das 2022 gegründete UCIe-Konsortium (Universal Chiplet Interconnect Express) will diese Hürde mit einem offenen Standard für Die-zu-Die-Verbindungen überwinden.

UCIe beschreibt nicht die gesamte Konstruktion eines Packages und garantiert auch nicht, dass beliebige Chiplets ohne Anpassung zusammenpassen. Der Standard definiert jedoch wichtige Teile der Verbindung und des Protokollverhaltens, die ein interoperables Ökosystem ermöglichen sollen. Spätere Versionen erweiterten unter anderem Unterstützung für Testbarkeit, Verwaltung und 3D-Verbindungen. Ob daraus tatsächlich ein breiter Markt austauschbarer Chiplets entsteht, hängt weiterhin von gemeinsamen Fertigungs-, Sicherheits-, Prüf- und Geschäftsmodellen ab.

Die Entwicklung zeigt, wie stark das Packaging inzwischen die Chiparchitektur beeinflusst. Früher entwarf ein Unternehmen einen weitgehend abgeschlossenen Die und wählte anschließend ein passendes Gehäuse. Heute müssen Recheneinheiten, Speicher, Stromversorgung, Kühllösung und Verbindungstechnologie häufig von Anfang an gemeinsam geplant werden. Die Grenze zwischen Chipdesign, Waferfertigung und Aufbau- und Verbindungstechnik ist dadurch wesentlich durchlässiger geworden.

Warum der Bonddraht trotzdem nicht verschwindet

Es wäre falsch, das klassische Drahtbonden als überholte Zwischenstufe darzustellen. Für zahlreiche analoge Bausteine, Mikrocontroller, Sensoren, Leistungshalbleiter und kostensensitive Komponenten bietet es weiterhin Vorteile: ausgereifte Verfahren, vergleichsweise geringe Investitionskosten, flexible Layouts und eine gut verstandene Zuverlässigkeit. Auch innerhalb komplexer Produkte können unterschiedliche Verbindungstechniken nebeneinander eingesetzt werden.

Flip-Chip, BGA, Fan-Out, Interposer und Hybrid Bonding sind daher nicht die Stufen einer einzigen Leiter, auf der jede neue Technik die vorherige ersetzt. Es sind Antworten auf unterschiedliche Anforderungen: Anschlusszahl, elektrische Frequenz, Strom, Wärme, Gehäusegröße, Stückzahl und Preis. Für einen einfachen Steuerbaustein kann ein Bonddraht die vernünftigste Lösung sein, während derselbe Draht in einem KI-Prozessor die erforderliche Bandbreite nicht bereitstellen würde.

Das Package wird zum Teil des eigentlichen Chips

Die Geschichte des Packaging begann mit der Frage, wie man einen Halbleiter schützt und seine wenigen Anschlüsse nach außen führt. Die Entwicklung von Ball-Wedge-Bonden, planaren Gehäusen, Flip-Chip-Verbindungen und BGA machte es möglich, immer mehr Kontakte zuverlässig zu fertigen. Interposer, Speicherstapel und Chiplets verschoben schließlich die Funktion des Packages: Es wurde vom Behälter zum elektrisch, thermisch und mechanisch mitentwickelten System.

Damit verändert sich auch die Vorstellung vom „Chip“. Ein moderner Hochleistungsprozessor ist äußerlich vielleicht ein einziges Bauteil, besteht im Inneren aber aus mehreren separat gefertigten Dies und oft aus unterschiedlichen Fertigungstechnologien. Seine Leistungsfähigkeit ergibt sich nicht nur aus den Transistoren, sondern ebenso aus den Verbindungen zwischen ihnen. Während die Halbleiterindustrie jahrzehntelang möglichst viel Funktion auf einem Die vereinte, lernt sie heute, mehrere Dies so eng zu koppeln, dass sie sich wie ein einziges System verhalten.