Eine technische Arbeit der University of California, Santa Cruz untersucht erstmals den Entwurfsraum von Backside Clock Meshes für eine 2-nm-GAAFETGate-All-Around Field-Effect TransistorsTransistoren mit umlaufendem Gate, die den Kanal von mehreren Seiten elektrisch kontrollieren.-BSPDNbackside power delivery networkVersorgungsnetz, das auf der Rückseite des Chips realisiert wird.-Technologie. Im Mittelpunkt steht ein Taktverteilungsnetz, das nicht mehr auf den vorderen Premium-Metallschichten liegt, sondern auf die Rückseite des Wafers verlagert wird.
Herkömmliche Clock-Meshes helfen in leistungsstarken VLSIvery large-scale integrationIntegrationsgrad mit einer sehr hohen Zahl von Transistoren auf einem einzelnen Chip.-Designs dabei, den Taktversatz zu minimieren und Prozessschwankungen besser abzufangen. Dafür verbrauchen sie jedoch knappe Routing-Ressourcen auf hochwertigen Metallschichten. Die Rückseitenversorgung schafft hier zusätzlichen Spielraum, weil sie dicke, niederohmige Metallschichten auf der Wafer-Rückseite bereitstellt, die nicht vollständig für das Power-Grid benötigt werden.
Der Ansatz hat zugleich klare Randbedingungen: Flip-Flops bleiben auf der Vorderseite, ein Backside-Mesh kann sie daher nicht direkt treiben. Jede Verbindung muss über ein Through-Silicon Via geführt werden. Genau diesen Zielkonflikt zwischen Taktqualität, zusätzlicher Vertikalverbindung und Flächenbedarf untersucht die Arbeit systematisch.
Die Implementierung erfolgte in OpenROAD auf GT2N, einer 2-nm-Nanosheet-Technologie. Damit verknüpft die Studie die Rückseitenversorgung mit einer konkreten Entwurfsumgebung und zeigt, dass Taktverteilung auf der Wafer-Rückseite als neuer Freiheitsgrad in künftigen High-Performance-Designs betrachtet werden kann.