Neuronale Netzmodelle können die Transistormodellierung für Chipdesign und Standardzellen-Charakterisierung deutlich beschleunigen, ohne die Genauigkeit für zentrale Schaltungskennwerte aufzugeben. Ein an der Technischen Universität München vorgestellter Ansatz wurde dabei auf einen 3-nm-Nanosheet-Transistor ausgelegt und für umfangreiche SPICEsimulation program with integrated circuit emphasis-Simulationen sowie die Charakterisierung einer Standardzellenbibliothek eingesetzt.
Im Mittelpunkt steht die Vorhersage von Drainstrom und verschiedenen Ladungen. Diese Größen sind entscheidend, weil Standardzellen-Charakterisierungen tausende SPICEsimulation program with integrated circuit emphasis-Läufe umfassen und damit besonders hohe Anforderungen an Modellpräzision und numerische Konvergenz stellen. Der Ansatz wurde deshalb nicht nur auf einfache Testfälle begrenzt, sondern in einem breiten Spektrum von Simulationsszenarien geprüft und mit einer industrieweiten Referenzimplementierung verglichen.
Die Ergebnisse zeigen, dass die neuronalen Modelle eine brauchbare Alternative zu herkömmlichen Transistor-Compact-Modellen darstellen. Für die Bewertung von Verzögerung und Gesamtleistung lagen die Fehler bei unter 0,11 Prozent beziehungsweise 0,76 Prozent. Gleichzeitig verkürzte sich die Zeit für die Standardzellen-Charakterisierung um bis zu den Faktor 8 gegenüber dem konventionellen, auf Verilog-A basierenden Industrie-Standardmodell BSIM-CMG.
Zusätzlich wurden analoge und digitale Schaltungen mit komplexeren Strukturen simuliert, um die Robustheit des Ansatzes zu überprüfen. Die Untersuchung liefert damit nicht nur Kennzahlen zur Beschleunigung, sondern auch Hinweise darauf, wie stark die Modellgröße die Präzision der Schaltungssimulation beeinflusst. Weitere technische Details zur Implementierung und zu den getesteten Schaltungstypen wurden nicht genannt.