Synopsys rückt für Edge-AIartificial intelligenceAI ist englisch für KI: künstliche Intelligenz-SoCs den Betrieb nahe der Schwellspannung in den Mittelpunkt. Bei Versorgungsspannungen um 0,4 bis 0,5 V stößt klassische Spannungsskalierung an Grenzen, weil Verzögerungen stark nichtlinear zunehmen, die Variabilität steigt und sich das Verhalten eines Chips deutlich schwerer vorhersagen lässt. Zugleich müssen solche SoCs in engen Energie- und Temperaturbudgets Echtzeit-Anforderungen erfüllen.
Der Ansatz zielt deshalb nicht nur auf möglichst niedrige Spannung, sondern auf vorhersehbaren Betrieb. Entscheidend seien die Qualität der Foundation IP1. image placement2. Internet protocolSchnittstellen- oder Kommunikationskonzept für die Übertragung von Daten zwischen Geräten und Systemen.3. Intellectual PropertyIm Halbleiterkontext bezeichnet IP lizenzierbare Technologieblöcke für die Integration in Chips oder SoCs., die Genauigkeit der Modellierung sowie die enge Verzahnung mit EDA1. electronic design automationSoftwarewerkzeuge zur Entwicklung, Simulation, Verifikation und Layout-Erstellung elektronischer Schaltungen.2. equipment data acquisitionSystem beziehungsweise Verfahren zum Erfassen, Speichern, Austauschen oder Auswerten von Daten.-Tools und Siliziumvalidierung. Logikbibliotheken, Speichermakros und I/Os müssten früh ausgewählt und gezielt optimiert werden, statt Korrekturen erst spät im Designprozess vorzusehen.
Im Speicherbereich werden unterschiedliche Architekturen hervorgehoben. Single-Rail-Speicher mit validierten Assist-Funktionen sollen bis zu einem Vmin von rund 600 mV arbeiten können. Dual-Rail-Speicher trennen Logik- und Speicher-VDD und erlauben so eine tiefere Absenkung der Rechenkern-Spannung. Als Beispiel wird ein bei ISSCC 2025 validiertes 38 Mb/mm² Dual-Rail-SRAM1. static random access memorySpeichertechnologie beziehungsweise System zur dauerhaften oder temporären Ablage digitaler Informationen.2. static random-access memoryStatischer Speicher, der ohne periodisches Refresh arbeitet. in 3 nm FinFET genannt, der bei 380/540 mV betrieben wurde.
Auch Registerfiles für lokal gespeicherte Daten sowie unterschiedliche Speicherstrategien für verschiedene KIArtificial IntelligenceKI bezeichnet Verfahren, die Aufgaben durch datengetriebene Modelle automatisieren.-Subsysteme werden genannt: MACmultiply-accumulateMAC ist die Grundoperation für KI-Inferenz und -Training.-Tiles mit kleinen, verteilten SRAM1. static random access memorySpeichertechnologie beziehungsweise System zur dauerhaften oder temporären Ablage digitaler Informationen.2. static random-access memoryStatischer Speicher, der ohne periodisches Refresh arbeitet.-Blöcken, Activation Units mit ULP-RF1. radio frequencyHochfrequente elektromagnetische Schwingungen, beispielsweise zur Anregung von Plasmen.2. resonance frequencyKenngröße für die zeitliche Änderung, Übertragung oder spektrale Eigenschaft eines Signals. und breite AXIAdvanced eXtensible InterfaceAXI ist ein AMBA-Protokoll für flexible Datenübertragung und weit in SoC-Designs verbreitet.-Schnittstellen für geteilte Systempuffer. Damit soll sich die Speicherarchitektur an die jeweilige Funktionseinheit anpassen lassen, statt auf eine einzige universelle Lösung zu setzen.
Für Logikbibliotheken fordert der Ansatz eine spezielle Auslegung auf niedrige Spannungen. Genannt werden unter anderem fortgeschrittene Charakterisierung mit momentbasierten LVF-Timing- und Rauschmodellen über breite PVTProcess, Voltage, and TemperatureEin konventionelles Charakterisierungs-Framework, das verwendet wird, um die Betriebsgrenzen von Silizium über Prozess-, Spannungs- und Temperaturvariationen hinweg darzustellen.-Abdeckung, Delay- und Slew-Modelle für die nichtlinearen Effekte nahe der Schwellspannung sowie zusätzliche Prüfungen auf MIS1. metal insulator siliconSchichtanordnung aus Metall, Isolator und Silizium, etwa für MOS-Bauelementstrukturen.2. metal insulator semiconductor-Effekte, Pulsbreitenintegrität, Skew-Wechselwirkungen und Mixed-Device-Verhalten. Ziel ist, Timingfehler und Überraschungen beim Signoff oder später auf dem Silizium zu vermeiden.
Bei den I/Os kann laut Darstellung der Randbereich zum limitierenden Faktor werden, wenn er bei niedriger Spannung nicht mehr zuverlässig arbeitet. Das Portfolio umfasst GPIO, I3C/I2C, SWI3S, LVDS, RGMII, Takt- und Referenzeingänge, SD1. small dual in-line package2. structured design/eMMC, Test-I/Os sowie 2.5D- und 3D-Integrations-I/Os für Chiplet-Systeme. Alle sollen über unterschiedliche Versorgungspunkte hinweg konsistent funktionieren.
Als Praxisbeispiel nennt Synopsys ein auf hohen Durchsatz ausgelegtes AIartificial intelligenceAI ist englisch für KI: künstliche Intelligenz-Networking-SoC in einem fortgeschrittenen Technologieknoten. Mit speziell getunten Low-Voltage-Logikzellen, kundenspezifischen Level Shiftern, einem Dual-Rail-Speichercompiler und ausgewählten PVTProcess, Voltage, and TemperatureEin konventionelles Charakterisierungs-Framework, das verwendet wird, um die Betriebsgrenzen von Silizium über Prozess-, Spannungs- und Temperaturvariationen hinweg darzustellen.-Ecken seien rund 20 % weniger Leistungsaufnahme erreicht worden, ohne Terminplanverzug und bei erfüllten Performance- und Flächenzielen. Ergänzend verweist Synopsys auf Dokumentation, Design-Reviews, PPA1. power, performance, and areaPPA ist das zentrale Optimierungsziel für Designs in fortgeschrittenen Technologieknoten.2. power, performance, areaKennzahl für Leistungsaufnahme, Geschwindigkeit und Flächenbedarf.-Tuning und Anwendungstechnik, um Near-Threshold-Designs produktionsreif abzusichern.