Moderne SoCs für KIArtificial IntelligenceKI bezeichnet Verfahren, die Aufgaben durch datengetriebene Modelle automatisieren.-Beschleuniger und High-Performance-Computing bestehen aus hunderten Prozessorkernen, zahlreichen Chiplets und komplexen Interconnect-Strukturen. Die schiere Menge an Testdaten, die für die Fertigungsprüfung solcher Bausteine anfällt, wächst dabei schneller als die verfügbare Testerbandbreite. Klassische Ansätze zur Testdatenkompression, etwa über eingebettete Kompressions-Decompressions-Logik, reduzieren zwar das Datenvolumen erheblich, stoßen bei extrem hoher Kernzahl und heterogenen Chiplet-Architekturen aber zunehmend an strukturelle Grenzen.
Im Mittelpunkt aktueller Entwicklungen steht deshalb nicht mehr allein die Kompressionsrate, sondern die effiziente Verteilung der Testdaten innerhalb des Chips. Hierarchische Connectivity-Konzepte sehen vor, Testzugriffsmechanismen mehrstufig zu organisieren: Statt eines einzigen, zentralen Testzugangs verteilen lokale Test-Access-Ports die Daten an Cluster von Kernen oder Chiplets, die wiederum eigene Unterhierarchien bedienen. Das reduziert Engpässe an zentralen Scan-Kanälen und erlaubt parallele Testausführung über weite Teile des Chips hinweg.
Bedeutung für Multi-Die-Systeme
Besonders bei Advanced-Packaging-Ansätzen mit mehreren Dies in einem Gehäuse gewinnt diese Hierarchisierung an Bedeutung. Jedes Chiplet bringt eigene Testanforderungen mit, muss aber in ein gemeinsames Testregime eingebunden werden, das sowohl den Die-Test vor dem Bonding als auch den Systemtest nach der Integration abdeckt. Eine flexible, skalierbare Verbindungsstruktur zwischen den einzelnen Testinstanzen ist hier Voraussetzung dafür, dass Testzeiten und Testkosten trotz steigender Komplexität beherrschbar bleiben.
Für die Testingenieure bedeutet dieser Wandel, dass Entwurfsentscheidungen zur Testarchitektur bereits früh im Designprozess getroffen werden müssen, abgestimmt auf die spätere Packaging-Strategie und die Zielanwendung. Die Fähigkeit, Testdaten nicht nur kompakt zu kodieren, sondern auch effizient durch komplexe Chip-Hierarchien zu leiten, entwickelt sich damit zu einem eigenständigen Differenzierungsmerkmal bei der Entwicklung testfreundlicher SoC- und Chiplet-Architekturen.