Mit fortschreitender Miniaturisierung werden die Back-End-of-Line-Verdrahtungsstrukturen (BEOLback end-of-lineFertigungsabschnitt, in dem Leiterbahnen, Kontaktierungen und Isolationsschichten oberhalb der Transistoren entstehen.) in modernen Chips immer komplexer: mehr Metalllagen, dünnere Dielektrika, Barriereschichten und Liner aus unterschiedlichen Materialien stapeln sich übereinander. Diese Vielschichtigkeit erschwert es zunehmend, das thermische Verhalten solcher Stacks zuverlässig vorherzusagen, obwohl gerade die Wärmeableitung über die Verdrahtungsebenen für die Zuverlässigkeit und Leistungsfähigkeit fortgeschrittener Knoten entscheidend ist.
Forschende der Peking University haben deshalb ein Modellierungs-Framework entwickelt, das die thermische Leitfähigkeit (κ) einzelner Schichten in BEOLback end-of-lineFertigungsabschnitt, in dem Leiterbahnen, Kontaktierungen und Isolationsschichten oberhalb der Transistoren entstehen.-Stacks strukturaufgelöst vorhersagt. Die Grundlage bilden umfangreiche experimentelle Messungen, die schichtweise Wärmeleitwerte in realen Interconnect-Architekturen erfassen. Aus diesen Daten leiten die Autoren ein generalisierbares Modell ab, das Struktureigenschaften wie Schichtdicke, Materialgrenzflächen und Geometrie mit der resultierenden thermischen Leitfähigkeit verknüpft.
Bedeutung für das thermische Design
Ein solches Vorhersagemodell könnte Chipdesignern und Prozessingenieuren helfen, thermische Engpässe bereits in der Entwurfsphase zu identifizieren, statt sie erst durch aufwendige Messungen an fertigen Strukturen zu entdecken. Angesichts der wachsenden Packungsdichte und der damit verbundenen Wärmeflussdichten in aktuellen und zukünftigen Logikknoten liefert die Arbeit einen praktischen Ansatz, um thermische Effekte in der Interconnect-Entwicklung frühzeitig zu berücksichtigen.