imec treibt die Integration von CFETcomplementary field-effect transistorEine Transistorarchitektur, die NMOS und PMOS vertikal stapelt.-Bauelementen mit einer neuen sCFET-Architektur voran, die Split-Gate- und Common-Gate-Varianten in einem skalierbaren Prozessfluss vereint. Im Fokus stehen dabei eine bessere Flächennutzung, höhere Routbarkeit im Back-End-of-Line und neue Ansätze für SRAM1. static random access memorySpeichertechnologie beziehungsweise System zur dauerhaften oder temporären Ablage digitaler Informationen.2. static random-access memoryStatischer Speicher, der ohne periodisches Refresh arbeitet.-Zellen. Die Arbeit baut auf früheren Modulen für Backside-Kontakte und Gate-Stack-Integration mit mehreren Schwellspannungen auf.
Die neue double-flip-sCFET-Architektur startet mit einem gebondeten Stack samt embedded middle dielectric isolation. Zuerst wird das Top-Bauelement von der Vorderseite aus strukturiert, anschließend folgt nach Wafer-Flip und Wafer-Thinning das Bottom-Bauelement von der Rückseite. Eine Via-Verbindung zwischen oberem und unterem Gate kann optional ergänzt werden, um Common-Gate-Anwendungen zu unterstützen. Ein zweiter Wafer-Flip schließt den Prozess ab.
Auf Zellebene erreicht die Architektur laut den beschriebenen Layout-Studien eine Bibliothekseffizienz von bis zu 98 Prozent. Verglichen mit Double-Row- und Half-Height-Double-Row-mCFET-Ansätzen nutzt die neue sCFET-Lösung die Fläche damit besonders effizient aus. In Kombination mit dichter Backside-Metal-0-Verdrahtung unterstützt sie 3T-Standardzellen, wie sie für die A3- und A2-Logikgeneration vorgesehen sind.
Auch für SRAM1. static random access memorySpeichertechnologie beziehungsweise System zur dauerhaften oder temporären Ablage digitaler Informationen.2. static random-access memoryStatischer Speicher, der ohne periodisches Refresh arbeitet. bringt der Ansatz eine neue Option. Statt einer klassischen 6T6 transistor cellEine Standard-SRAM-Zelle mit 6 Transistoren-Zelle mit zwei Pass-Transistoren setzt die 5T+1-Variante auf einen CFETcomplementary field-effect transistorEine Transistorarchitektur, die NMOS und PMOS vertikal stapelt.-Transmission-Gate-Zugang, der aus einem nFET und einem pFET besteht. Dafür ist getrennte Gate-Steuerung notwendig, die die sCFET-Split-Gate-Architektur bereitstellt. So entsteht eine 5T-artige Bitzelle mit 5T-Footprint, die zugleich eine bessere Schreibbarkeit als eine klassische 5T-Implementierung bietet.
Die Architektur erweitert damit die CFETcomplementary field-effect transistorEine Transistorarchitektur, die NMOS und PMOS vertikal stapelt.-Skalierung über die reine Transistorstapelung hinaus. Im Zusammenspiel mit verbesserten BEOLback end-of-lineFertigungsabschnitt, in dem Leiterbahnen, Kontaktierungen und Isolationsschichten oberhalb der Transistoren entstehen.-Verbindungen soll sie sowohl Standardzellen als auch Speicherzellen dichter und besser verdrahtbar machen. Eingebettet ist die Entwicklung in die European NanoIC Pilot Line mit dem Ziel, Beyond-2nm-System-on-Chips bis in die Ångström-Ära zu unterstützen.