Beim physischen Entwurf digitaler Chips gilt die Platzierung von Makrozellen und Standardzellen als einer der einflussreichsten Schritte für die spätere Post-Route-Performance, den Energieverbrauch und den Flächenbedarf (PPA1. power, performance, and area2. power, performance, areaKennzahl für Leistungsaufnahme, Geschwindigkeit und Flächenbedarf.). Traditionell optimieren automatisierte Placement-Algorithmen vor allem die sogenannte Half-Perimeter Wirelength (HPWL), also eine geometrische Näherung der Verdrahtungslänge, da sich diese Metrik einfach und schnell berechnen lässt. Neuere Benchmark-Untersuchungen zeigen jedoch, dass HPWL kaum mit den tatsächlichen Timing-Ergebnissen nach dem Routing korreliert – ein Optimierungsziel, das in der Praxis also zu wenig aussagekräftigen Resultaten führen kann.
Die Forschungsgruppe der University of Alberta präsentiert mit PPAPlace einen Ansatz, der differenzierbare, stufenübergreifende Zielfunktionen einführt, um diese Lücke zwischen frühen Platzierungsentscheidungen und späteren PPA1. power, performance, and area2. power, performance, areaKennzahl für Leistungsaufnahme, Geschwindigkeit und Flächenbedarf.-Kennwerten zu schließen. Anstatt sich ausschließlich auf die Drahtlängen-Approximation zu verlassen, versucht das Verfahren, Timing- und Leistungsmerkmale bereits während der Platzierungsphase modellhaft vorherzusagen und in den Optimierungsprozess einzubeziehen. Dadurch soll die Diskrepanz zwischen den Zielen der frühen Entwurfsphase und den tatsächlich nach dem Routing gemessenen Eigenschaften verringert werden.
Bedeutung für den Entwurfsablauf
Da Fehleinschätzungen in der Placement-Phase erst spät im Entwurfsprozess – etwa nach dem vollständigen Routing – sichtbar werden, sind aufwendige Iterationsschleifen häufig die Folge. Ein Modell, das relevante PPA1. power, performance, and area2. power, performance, areaKennzahl für Leistungsaufnahme, Geschwindigkeit und Flächenbedarf.-Faktoren frühzeitig und differenzierbar berücksichtigt, könnte solche kostspieligen Rückkopplungen reduzieren und die Vorhersagbarkeit des gesamten Physical-Design-Flows verbessern. Für EDA1. electronic design automationSoftwarewerkzeuge zur Entwicklung, Simulation, Verifikation und Layout-Erstellung elektronischer Schaltungen.2. equipment data acquisitionSystem beziehungsweise Verfahren zum Erfassen, Speichern, Austauschen oder Auswerten von Daten.-Werkzeuge, die zunehmend auf lernbasierte und gradientenbasierte Optimierungsverfahren setzen, liefert diese Arbeit einen methodischen Baustein, um Platzierungsentscheidungen enger an den realen Endzielen der Chipentwicklung auszurichten.