Konventionelle GAAgate-all-aroundTransistorarchitektur mit umlaufendem Gate.-Nanosheet-Transistoren stoßen mit schrumpfenden Abmessungen zunehmend an Grenzen. Genannt werden Leckströme, Mobilitätsverluste, steigender Widerstand und größere Fertigungsstreuungen. Die vorgeschlagene SA-CFETself-aligned complementary field-effect transistorEine selbst ausgerichtete CFET-Architektur zur besseren Skalierbarkeit.-Architektur setzt deshalb auf die vertikale Stapelung von NMOS1. negative channel metal-oxide semiconductor2. n-channel metal-oxide-semiconductorEin n-Kanal-Feldeffekttransistor mit MOS-Struktur.- und PMOS1. positive channel metal-oxide semiconductor2. p-channel metal-oxide-semiconductorEin p-Kanal-Feldeffekttransistor mit MOS-Struktur.-Bauelementen und kombiniert diese mit selbst ausgerichteten Prozessmodulen, um Dichte und Herstellbarkeit zu verbessern.
CFETcomplementary field-effect transistorEine Transistorarchitektur, die NMOS und PMOS vertikal stapelt.s platzieren komplementäre Transistoren übereinander statt nebeneinander. Dadurch sinkt die Zellfläche, die effektive Kanalbreite steigt, und die elektrostatistische Kontrolle verbessert sich gegenüber herkömmlichen Layouts. Für die Skalierung unterhalb von 10 Å gilt diese Architektur als vielversprechend, bringt aber eigene Integrationsprobleme mit sich, vor allem bei Metall-Gate-Isolation und Kontaktverdichtung.
Die vorgestellte Lösung nutzt drei selbst ausgerichtete Bausteine: SA-BPRself-aligned buried power railEin Prozess für selbstjustierende vergrabene Stromzuführung für die Buried Power Rails, SA-CTself-aligned contactsEin Prozess für selbstjustierende Kontakte für die Kontakte und SA-TSVself-aligned through-silicon viaEin selbstjustierender Prozess für Through Silicon VIAs für Through-Silicon Vias. Diese Module vergrößern das Toleranzfenster für Platzierungsfehler und entschärfen die Kontaktverdichtung. Ergänzend kommen ein nichtmetallischer Gate-Cut und Middle Dielectric Isolation zur Work-Function-Trennung zum Einsatz. Die Architektur bleibt mit N33-nanometer nodeEin Technologieknoten-Spezifikationen kompatibel, also mit 42 nm CPPcontacted gate pitchDer Abstand zwischen benachbarten kontaktierten Gates. und 21 nm Metall-Pitch.
Mit digitalem Twin-Design und SEMulator3D wurde die Prozessfolge für SRAM1. static random access memorySpeichertechnologie beziehungsweise System zur dauerhaften oder temporären Ablage digitaler Informationen.2. static random-access memoryStatischer Speicher, der ohne periodisches Refresh arbeitet. und Logikzellen modelliert. Dabei wurden 6T-SRAM1. static random access memorySpeichertechnologie beziehungsweise System zur dauerhaften oder temporären Ablage digitaler Informationen.2. static random-access memoryStatischer Speicher, der ohne periodisches Refresh arbeitet.-Zellen sowie Standardzellen für NOT, NANDNot ANDEin Logikgatter, das am Ausgang 0 ausgibt, wenn alle Eingänge 1 sind. In allen anderen Fällen wird eine 1 ausgegeben und NOR aufgebaut, ohne dass innerhalb eines einzelnen Fins ein metallischer Gate-Split nötig war. Die Validierung zeigt ein komplexes Verbindungsnetzwerk bei gleichzeitig erhaltenen Vorteilen der Selbstjustierung.
Bei den Ergebnissen fällt vor allem die Flächenreduktion auf: Die 6T-SRAM1. static random access memorySpeichertechnologie beziehungsweise System zur dauerhaften oder temporären Ablage digitaler Informationen.2. static random-access memoryStatischer Speicher, der ohne periodisches Refresh arbeitet.-Bitzelle erreicht 0,0094 µm². Das entspricht einer Reduktion um 52,7 Prozent gegenüber N33-nanometer nodeEin Technologieknoten und um 19 Prozent gegenüber einem A7-CFETcomplementary field-effect transistorEine Transistorarchitektur, die NMOS und PMOS vertikal stapelt.-Designstand der Technik. Zusätzlich ergab die Prozessrobustheitsprüfung für alle kritischen Kontaktschichten ein Overlay-Fenster von mindestens 10 nm, ohne Open- oder Short-Fehler.
Damit adressiert die SA-CFETself-aligned complementary field-effect transistorEine selbst ausgerichtete CFET-Architektur zur besseren Skalierbarkeit.-Architektur mehrere zentrale Skalierungsprobleme heutiger Nanosheet-Technologien zugleich. Die Kombination aus größerer effektiver Kanalbreite, besserer Elektrostatik und selbst ausgerichteten Prozessschritten soll eine Architektur bieten, die CMOS1. complementary metal-oxide semiconductorSchaltungstechnik mit sich ergänzenden n- und p-Kanal-MOS-Transistoren, die besonders wenig statische Leistung benötigt.2. complementary metal-oxide-semiconductorCMOS ist eine grundlegende Halbleitertechnologie für digitale und analoge Schaltungen.-Scaling bei 10 Å und darunter unterstützen kann.