Mit schrumpfenden Strukturbreiten verlagert sich der Engpass in SoCs immer stärker vom Transistor auf die Interconnect-Ebene. Besonders Vias, also die vertikalen Verbindungen zwischen Metallschichten, werden in Advanced Nodes zu kritischen Schwachstellen: Ihr Widerstand steigt mit kleineren Dimensionen deutlich an, während höhere Stromdichten die Belastung weiter erhöhen.
Genau an diesem Punkt setzt ein automatisierter Ansatz zur Via-Insertion an. Statt redundante Vias erst in der Signoff-Phase manuell oder routerbasiert zu ergänzen, wird die Optimierung bereits während der Implementierung ausgeführt. Ziel ist ein Layout, das von Beginn an signoff-tauglich ist und spätere Engineering Change Orders vermeidet.
Die physikalischen Probleme sind dabei klar benannt: Hoher Via-Widerstand verschärft Elektromigration, weil Stromfluss, Erwärmung und atomare Verschiebungen lokale Hohlräume oder Kurzschlüsse begünstigen können. Gleichzeitig addiert sich der Widerstand über das Power Delivery Network zu IRinfrared Drop. Sinkt die Versorgungsspannung an einer Logikzelle zu stark ab, verlangsamt sich ihr Schalten oder fällt im Extremfall aus.
Die vorgestellte Methode arbeitet mit Standard-Designformaten wie LEF/DEF oder OASISopen artwork system interchange standardOASIS ist ein kompaktes Austauschformat für Masken- und Layoutdaten. und analysiert das Layout mit einem signoff-graden Geometrie-Engine. Dabei werden nicht nur Abstände geprüft, sondern auch komplexe Multi-Patterning-Regeln, spannungsabhängige Abstände und Enclosure-Vorgaben berücksichtigt. Auf dieser Basis werden zulässige Positionen für redundante Vias identifiziert und gezielt auf ausgewählte Netze angewendet.
Die Optimierung lässt sich sowohl auf das gesamte Power Grid als auch auf einzelne, priorisierte Signale wie Clock Trees oder längere Bus-Leitungen anwenden. Das Ergebnis sind geringere vertikale Impedanz, ein gleichmäßigerer Spannungsverlauf über den Chip und größere EM1. enterprise modelModell zur Beschreibung von Unternehmensstrukturen, Prozessen und ihren Beziehungen.2. electromagnetic3. electromigration-Reserven. Gerade im Power Delivery Network kann zusätzliche Via-Dichte den Unterschied machen, ob ein Leistungsziel erreicht wird oder ein Design später heruntergetaktet werden muss.
Ein weiterer Schwerpunkt ist die Robustheit gegenüber unvollständigen Layoutdaten. Die Methode gilt als short-resilient: Erkennt sie lokale Kurzschlüsse, Überlappungen oder unvollständige Stromnetze, markiert sie diese Bereiche automatisch als Keep-out-Zonen und setzt die Optimierung im übrigen Design fort. So bleibt die Via-Ergänzung auch dann nutzbar, wenn der Entwurf noch nicht vollständig DRCdesign rule checkDRC prüft, ob ein Layout die vorgegebenen Fertigungsregeln einhält.-clean ist.
Für große SoCs ist auch die Skalierbarkeit entscheidend. Die Analyse- und Insertion-Schritte müssen in einen üblichen Overnight-Implementierungsflow passen und werden daher hoch parallelisiert auf Hunderte CPUcentral processing unitZentrale Recheneinheit, die Programmbefehle verarbeitet und Datenoperationen ausführt.-Kerne verteilt. Unterstützt werden auch What-if-Analysen, etwa zur Wirkung unterschiedlicher Via-Dichten auf den IRinfrared Drop. Damit verschiebt sich signoff-bewusste Interconnect-Optimierung näher an die Implementierung und weg von späten Korrekturschleifen.