Co-Packaged Optics (CPOco-packaged opticsOptische Bauelemente werden direkt mit dem Prozessor in einem Package integriert) soll den Datenverkehr in AIartificial intelligence-Systemen mit sehr hoher Bandbreite direkt im Mehrchipgehäuse abwickeln. Ein gemeinsames thermisches Co-Simulationsprojekt von Ayar Labs und Global Unichip Corp. (GUC) untersucht nun, ob sich die optischen Engines auch neben hochleistungsfähigen AIartificial intelligence-Prozessoren zuverlässig betreiben lassen. Im Zentrum steht dabei nicht nur die Temperatur der einzelnen Bausteine, sondern auch das thermische Zusammenspiel im gesamten Package.
Die untersuchte XPU1. accelerator processing unitXPU steht hier für das Compute-Package, das mehrere Verarbeitungseinheiten enthält.2. accelerated processing unitSammelbegriff für einen Hochleistungsprozessor in der beschriebenen Package-Architektur.-MCP1. master control processor2. multichip package3. microchannel plate4. multi-chip packageEin Gehäuse, das mehrere Chips oder Chiplets gemeinsam aufnimmt.-Architektur ersetzt herkömmliche elektrische Verbindungen durch optische Engines von Ayar Labs, die direkt auf dem organischen Substrat des Mehrchipgehäuses sitzen. Das Design erreicht einen voll-duplexen optischen Interface-Durchsatz von mehr als 100 Tbps. Zwischen den optischen Engines und den I/O-Chiplets wird UCIe-S1. Universal Chiplet Interconnect Express - StreamingUCIe-S überträgt bandbreitenorientierte Kommunikation zwischen Chiplets im Package.2. Universal Chiplet Interconnect Express - StandardDie Schnittstelle verbindet in diesem Design die optischen Engines mit den I/O-Chiplets. eingesetzt, während UCIe-AUniversal Chiplet Interconnect Express - AdvancedDiese Variante wird für die Kommunikation zwischen I/O-Chiplet und Haupt-Die genutzt. die Kommunikation zwischen I/O-Chiplet und Haupt-AIartificial intelligence-Die über Local Silicon Interconnects (LSI1. large-scale integration2. local silicon interconnectSiliziumbrücken für die lokale Verbindung zwischen Chips im Package.) übernimmt.
Das Package misst 105 mm × 140 mm und enthält zwei XPU1. accelerator processing unitXPU steht hier für das Compute-Package, das mehrere Verarbeitungseinheiten enthält.2. accelerated processing unitSammelbegriff für einen Hochleistungsprozessor in der beschriebenen Package-Architektur.s, acht HBM4-Speicherbausteine, vier I/O-Chiplets und acht TeraPHY-Optikmodule. Der Leistungsrahmen liegt bei mehr als 3 kW, davon rund 1.500 W allein für die AIartificial intelligence-Prozessoren. Für die komplexe Verdrahtung kommt ein 9-2-9-Substrataufbau zum Einsatz. Zusätzlich berücksichtigt das Design Signal- und Power-Integrity-Anforderungen sowie mechanische Randbedingungen wie Warpage und steckbare Faseranschlüsse.
Thermisch wurden mehrere Szenarien durchgespielt: eine Auswertung der thermischen Widerstandszielwerte sowie zwei Kühllösungen. Ein Standard-Luftkühlkörper mit 5 m/s und 6 m/s bei 25 °C erfüllte die Vorgaben nicht; die Temperaturen lagen für alle Komponenten außer dem I/O-Die deutlich zu hoch. Für die erfolgreiche Systemauslegung wurden Zielwerte von RSAthermal resistance to ambientBeschreibt den thermischen Widerstand eines Bauteils zur Umgebung.-ASICapplication-specific integrated circuitelektronische Schaltung, die als integrierter Schaltkreis realisiert wurde ≤ 0,008 K/W und RSAthermal resistance to ambientBeschreibt den thermischen Widerstand eines Bauteils zur Umgebung.-OE ≤ 0,15 K/W abgeleitet. Dafür nennt das Design Druckverluste von 11,2 kPa für die ASICapplication-specific integrated circuitelektronische Schaltung, die als integrierter Schaltkreis realisiert wurde-Kaltplatte und 18,8 kPa für die Kaltplatte der optischen Engines.
Die schließlich geprüfte Impingement-Kaltplatte bei 4,5 LPMliters per minuteVolumenstrom des Kühlmediums in der Flüssigkeitskühlung. erfüllte die Spezifikation. Eingesetzt wurden optimierte Finnengeometrien mit 0,15 mm Dicke sowie 2,4 mm Höhe für den ASICapplication-specific integrated circuitelektronische Schaltung, die als integrierter Schaltkreis realisiert wurde-Bereich und 3,0 mm für die optischen Engines. Als thermisches Interface-Material wird eine Wärmeleitfähigkeit von 5,2 W/mK angegeben. Damit blieben alle Komponenten unter den Temperaturgrenzen, darunter HBM4 unter 95 °C, das SoC unter 125 °C und die Optical Engines unter 100 °C.
Die thermische Co-Simulation markiert damit einen wichtigen Nachweis für die CPOco-packaged opticsOptische Bauelemente werden direkt mit dem Prozessor in einem Package integriert-Integration in hochverdichteten AIartificial intelligence-Packages: Selbst bei mehr als 3 kW TDPthermal design powerKennzeichnet die Wärmelast, für die das System ausgelegt werden muss. im Einzelgehäuse bleibt für die optischen Engines thermischer Spielraum, wenn das Kühlsystem entsprechend ausgelegt ist. Für die nächste Untersuchungsstufe ist eine dynamische Workload-Simulation vorgesehen, um Lastwechsel bei Training, Bootvorgängen und wechselnder Nutzung abzubilden.