Mit wachsender AIartificial intelligenceAI ist englisch für KI: künstliche Intelligenz- und Data-Center-Logik steigen auch die Testanforderungen: Mehr Kerne, mehr Scan-Inhalt und bei Chiplet-Gehäusen zusätzlich mehrere Dies mit jeweils eigenen Mustern und Anforderungen. Der zentrale Engpass ist dabei nicht nur die Teststrategie selbst, sondern vor allem der Weg, auf dem die Testinhalte schnell genug zum Baustein gelangen.
Siemens setzt dafür auf das Tessent Streaming Scan Network, das Scan-Daten paketiert und über mehrere Kerne verteilen kann. Darauf aufbauend ergänzt Tessent In-System Test einen On-Chip-Controller, der deterministische Muster über eine standardisierte AXIAdvanced eXtensible InterfaceAXI ist ein AMBA-Protokoll für flexible Datenübertragung und weit in SoC-Designs verbreitet.-Schnittstelle entgegennimmt. Dadurch können Testinhalte über funktionale Interfaces wie PCIePeripheral Component Interconnect ExpressEin Hochgeschwindigkeits-Interconnect-Standard oder USBUniversal Serial BusEin standardisierter Anschluss- und Kommunikationsbus für Peripherie. in den Baustein eingespeist werden, statt über einen separaten Testport.
In Kombination mit Teradyne UltraFLEXplus wird dieser Ansatz in eine gemeinsame Umgebung für Testentwicklung und Testausführung überführt. Teradyne hat Siemens Tessent Silicon Executable in den UltraPort-Server und die IGintrinsic getteringBindung von metallischen Verunreinigungen an Defektstrukturen innerhalb eines Siliziumwafers.-XL-Software integriert. Inhalte aus dem Tessent-Shell-Flow werden über die PCIePeripheral Component Interconnect ExpressEin Hochgeschwindigkeits-Interconnect-Standard-Schnittstelle des Devices an UltraPort übertragen, während Setup, Ausführung und Debugging im gewohnten IGintrinsic getteringBindung von metallischen Verunreinigungen an Defektstrukturen innerhalb eines Siliziumwafers.-XL-Programmiermodell ablaufen.
Auch die Rückführung der Fehlerdaten ist auf Kontinuität ausgelegt: Die Ergebnisse kommen in Formaten zurück, die das Diagnose-Ökosystem von Tessent bereits verarbeitet. Damit lassen sich bestehende Abläufe für Yield-Auswertung und Failure Analysis ohne Umbruch weiter nutzen.
Die Entwicklung der gemeinsamen Lösungen von Teradyne und Siemens EDA1. electronic design automationSoftwarewerkzeuge zur Entwicklung, Simulation, Verifikation und Layout-Erstellung elektronischer Schaltungen.2. equipment data acquisitionSystem beziehungsweise Verfahren zum Erfassen, Speichern, Austauschen oder Auswerten von Daten. reicht bis 2000 zurück, als Built-in Self-Test und Automatic Test Equipment zusammengeführt wurden. 2019 folgten Vereinfachungen für Silicon Bring-up und Debug mit Tessent ATE1. automatic test equipmentAutomatisierte Prüfanlage zur Messung und Funktionsprüfung elektronischer Bauelemente.2. automated test equipmentBezeichnet automatisierte Testsysteme für Halbleiterbauelemente.-Connect und Teradyne PortBridge. Der aktuelle Schwerpunkt liegt auf Streaming-Scan-Inhalten auf UltraFLEXplus.
Im praktischen Einsatz verspricht der Ansatz Kontinuität über mehrere Stationen hinweg: Ein einziges Programmiermodell kann vom Engineering-Bring-up bis zur Produktion genutzt werden. Deterministische EDT-Muster lassen sich an ATE1. automatic test equipmentAutomatisierte Prüfanlage zur Messung und Funktionsprüfung elektronischer Bauelemente.2. automated test equipmentBezeichnet automatisierte Testsysteme für Halbleiterbauelemente., SLTsystem level testTest auf Systemebene mit realer Firmware-, Betriebssystem- und Workload-Ausführung. und im System anwenden und bei Bedarf an neue Fehlermodelle anpassen. Zugleich soll das Design-for-Test, das bereits in Tessent angelegt wurde, direkt auf den Tester und in das System übergehen.
Hintergrund ist der Wandel in der AIartificial intelligenceAI ist englisch für KI: künstliche Intelligenz-Fertigung: Die Bausteine werden größer, energiehungriger und zunehmend aus Chiplets aufgebaut. Damit wird Test früher in der Entwicklungsphase mitentscheidend, weil Designteams die DFT1. design for testabilityEntwurfsprinzip, das Schaltungen gezielt so gestaltet, dass sie später leichter geprüft werden können.2. design for testIntegration zusätzlicher Teststrukturen und Entwurfsregeln zur vereinfachten Prüfung integrierter Schaltungen.-Architektur lange vor dem Tester festlegen. Wenn Design- und Testumgebung auf dieselben Schnittstellen ausgelegt sind, verkürzt sich der Weg von der Architekturentscheidung bis zum getesteten Silizium.