Kurze Einordnungen zu Neuigkeiten aus der Halbleiterbranche — mit Bezug zu den passenden Kapiteln. RSS
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29. Oktober 2026 Design & EDA
Mit wachsender Designkomplexität wird Debugging zu einem Skalierungsproblem. Ein KI-nativer Ansatz kombiniert intelligentes Binning, gezielte Re-Runs mit Waveform-Ausgabe und autonome Root-Cause-Analyse, um Fehlergruppen in großen Regressionsläufen effizienter einzugrenzen und zu beheben.
29. Oktober 2026 Design & EDA
Siemens beschreibt für agentische EDA-Workflows ein Validierungsmodell, bei dem jede Entscheidung vor dem nächsten Schritt gegen deterministische, physikbasierte Engines geprüft wird. Im Zentrum steht die Forderung, dass nicht das Modell, sondern die Signoff-Engine über Korrektheit entscheidet – besonders dort, wo autonome Abläufe über viele Stunden und mehrere Werkzeuge hinweg laufen.
25. Oktober 2026 Design & EDA
Ein Forschungsansatz der Technischen Universität München zeigt, dass neuronale Netzmodelle Transistoren eines 3-nm-Nanosheet-Prozesses für SPICE- und Standardzellen-Charakterisierung mit hoher Genauigkeit abbilden können. Gegenüber dem etablierten BSIM-CMG-Modell verkürzen sich die Berechnungszeiten deutlich, während Verzögerung und Leistungsaufnahme eng getroffen werden.
19. Oktober 2026 Design & EDA
Calibre DesignEnhancer Via automatisiert die Einfügung zusätzlicher Vias und berücksichtigt dabei Kurzschlussgefährdung, Widerstand, Elektromigration und Routingdichte. Der Ansatz zielt darauf, Via-Robustheit früh im Designfluss zu erhöhen und späte Signoff-Schleifen zu reduzieren.
29. September 2026 Design & EDA
Siemens und TSMC erweitern ihre Zusammenarbeit bei Werkzeugen für das Halbleiterdesign. Im Zentrum steht ein KI-Agent, der Designregelverletzungen erkennen und beheben soll, ergänzt um AI-gestützte Abläufe, fortgeschrittenes Packaging und Unterstützung neuerer Fertigungsprozesse.
24. September 2026 Design & EDA
KI kann Halbleiterdesign beschleunigen, doch Vertrauen entsteht laut einer Analyse erst durch formale Beweise, semantische Kontinuität und auditierbare Abläufe über Tool-Grenzen hinweg.
24. September 2026 Design & EDA
Bei der heterogenen Integration mehrerer Chiplets reichen gute RTL- oder Package-Entwürfe nicht aus: Entscheidend werden laut Semiconductor Engineering sauberes Design-Datenmanagement, lückenlose Nachverfolgbarkeit und striktes Revision Control. Ohne eine „Single Source of Truth“ steigt das Risiko für falsche Versionen, fehlende ECOs und teure Fehler bis hin zum Produktausfall.
22. September 2026 Design & EDA
Global Unichip Corp (GUC) hat eine design-fertige PHY- und Controller-IP für HBM4E in 2nm-Technologie angekündigt, die bereits in KI-ASICs von Kunden zum Einsatz kommt.
21. September 2026 Design & EDA
Analog Bits erweitert sein IP-Portfolio um Lösungen zur Leistungsversorgung und -überwachung, die in einem kommenden Kunden-Testchip zum Einsatz kommen sollen.
19. September 2026 Design & EDA
NYU-Forscher nutzen ein history-aware Offline-Reinforcement-Learning-Verfahren mit LSTM, um Regelverstöße beim Detailed Routing in dichten Layouts zu verringern.
19. September 2026 Design & EDA
Forscher der Purdue University stellen mit DRC-Aid ein System vor, das Verstöße gegen Entwurfsregeln mithilfe eines LLM-gestützten Agenten-Frameworks automatisiert korrigiert, ohne die Layoutfunktion zu verändern.
17. September 2026 Design & EDA
Ein Webinar zu CST Studio Suite zeigt, wie elektromagnetische Simulation den Entwurfsprozess von Leiterplatten, Gehäusen und Halbleiterbauelementen vereinheitlichen kann.
15. September 2026 Design & EDA
Steigende Leistungsdichten und komplexe Chiplet-Architekturen zwingen Entwickler, Wärmemanagement bereits in frühen Designphasen zu berücksichtigen.
15. September 2026 Design & EDA
Kombinierte Hardware/Software-Entwicklungsflüsse gelten seit langem als vorteilhaft, scheitern in der Praxis aber oft an organisatorischen und technischen Hürden.
15. September 2026 Design & EDA
Beim Betrieb nahe oder unterhalb der Schwellenspannung von Transistoren gelten für SoC-Designer eigene Regeln – ein Überblick über die Herausforderungen im Ultra-Low-Voltage-Bereich.