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Kurze Einordnungen zu Neuigkeiten aus der Halbleiterbranche — mit Bezug zu den passenden Kapiteln. RSS

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1. November 2026 Forschung

High-NA-EUV gewinnt mit ersten Produktionsanwendungen an Glaubwürdigkeit

High-NA-EUV-Lithografie galt lange als teurer und schwierig zu skalieren, doch neue Ankündigungen aus der Industrie sprechen gegen ein frühes Ende der Technologie. Intel fertigt bereits einzelne Schichten in Panther-Lake-Produkten mit High-NA, Samsung nennt einen Zeitplan für DRAM, und TSMC plant den Einstieg in die Volumenfertigung ab 2030. Entscheidend bleiben nun Layout-Regeln, Maskenformat und die Wirtschaftlichkeit des gesamten Musterungsprozesses.

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29. Oktober 2026 Forschung

Shift Left wird flexibler: KI-Agenten, Digital Twins und neue Verifikationsfragen im Chipdesign

Digitale Zwillinge und KI-Agenten verschieben Designentscheidungen weiter nach vorn – von Materialwahl und Transistorstrukturen bis zu Architekturfragen. Gleichzeitig rückt die Verifikation noch stärker in den Mittelpunkt, weil surrogate Modelle und KI-generierte Entwürfe erst als vertrauenswürdig gelten müssen, bevor sie tatsächliche Hardware abbilden.

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25. Oktober 2026 Forschung

Mivium entwickelt submikrones GaN-Pulver als Ausgangsmaterial für die Halbleiterfertigung

Mivium aus Fremont arbeitet an phase-purem, submikronem Gallium-Nitrid-Pulver für Anwendungen in Kristallzucht, Substratentwicklung und Dünnschichtprozessen. Das Material liegt im Bereich von 300 bis 500 Nanometern vor, basiert auf hexagonalem Wurtzit-GaN und wurde mit unabhängigen Methoden wie SEM, EDS, XRD, XPS, GDMS und ICP-MS charakterisiert.

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22. Oktober 2026 Forschung

Self-aligned CFET soll CMOS-Skalierung über 10 Å hinaus stützen

Ein selbst ausgerichtetes CFET-Layout mit vertikal gestapelten NMOS- und PMOS-Transistoren soll SRAM- und Logikzellen mit größerer effektiver Kanalbreite und besserer Elektrostatik ermöglichen. Im Modell erreicht die Architektur eine 6T-SRAM-Zelle mit 0,0094 µm², senkt die Fläche gegenüber N3 um 52,7 Prozent und hält für kritische Kontaktschichten ein Overlay-Fenster von mindestens 10 nm offen.

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22. Oktober 2026 Forschung

Computational Lithography braucht präzisere Modelle, Metrologie und erklärbare KI

Auf einer Konferenz zu Photomaskentechnik und EUV-Lithografie wurde EPE als Systemproblem beschrieben: Edge Placement Error entsteht nicht nur in der Lithografie, sondern aus dem Zusammenspiel von Maske, Scanner, Resist, Ätzen, Metrologie, OPC und der nachgelagerten Integration. Gefordert werden vollständigere physikalische Modelle, messrelevante Daten, erklärbare KI und engerer Austausch zwischen EDA-, Masken-, Metrologie- und Lithografie-Teams, um Skalierung trotz engerer Prozessfenster fortzuführen.

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19. Oktober 2026 Forschung

Embedded Memory wird zum Engpass in AI- und HPC-SoCs

Bei AI- und HPC-SoCs liegt der begrenzende Faktor zunehmend nicht im Rechenkern, sondern im eingebetteten Speicher. Mehr als die Hälfte der Chipfläche kann dafür draufgehen, während Bandbreite, Latenz und Energieeffizienz unter Druck geraten. Eine neue Analyse beschreibt, wie sich Embedded-Memory-IP an Gate-all-around-Strukturen und Backside Power Delivery anpassen muss und welche Ergebnisse entsprechende SRAM- und Register-File-Testchips auf Intel 18A zeigen.

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19. Oktober 2026 Forschung

Nanoelektromechanischer Schalter soll eDRAM mit höherer Effizienz ermöglichen

Forscher von UC Berkeley, Samsung Electronics und Intel haben eine nanoelektromechanisch gesteuerte Gain-Cell-eDRAM vorgestellt. Der Ansatz zielt auf höhere Speicherdichte und bessere Energieeffizienz als herkömmliche SRAM-basierte Lösungen und adressiert zugleich typische Schwächen von Gain-Cells wie begrenzte Retention, parasitäre Kopplung und den Bedarf an angehobenen Schreibspannungen.

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